MT8952B
ISO- CMOS
TXCEN
RXCEN
CDSTo
CDSTi
WD
IRQ
A0
A1
A2
A3
CS
E
读/写
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
RST
F0i
长江基建
TEOP
REOP
D7
D6
D5
D4
D3
D2
D1
D0
4
3
2
1
28
27
26
CDSTi
CDSTo
RXCEN
TXCEN
VDD
RST
F0i
28引脚PDIP / CERDIP / SOIC
图2 - 引脚连接
引脚说明
PIN号
1
名字
TXCEN
描述
传输时钟使能 -
此低电平输入使能的外部发射部分
定时模式。当低， CDSTo启用和HIGH的时候， CDSTo处于高阻
状态。如果协议控制器是在内部计时模式，此输入将被忽略。
接收时钟使能 -
此低电平输入使能在外部接收部分
定时模式。当低， CDSTi启用和HIGH的时候，时钟接收
部分被抑制。如果协议控制器是在内部计时模式，这是输入
忽略不计。
在ST- BUS格式， C和D通道输出
- 这是从输出的串行格式的数据
发射机中的NRZ形式。这是ST -BUS格式，如果协议控制器在内部
在选定的时隙中的数据定时模式（ 0,2,3和4）和C通道的信息
在时隙号1.如果协议控制器处于外部时钟模式，格式化的数据
输出的时钟（ CKI）时TXCEN低的上升沿。如果TXCEN为高， CDSTo是
在高阻抗状态。
C和D ST -BUS格式输入通道 -
这是将数据输入到串行格式
接收器NRZ格式。它必须在ST -BUS格式，如果协议控制器在内部
在选定的时隙，输入数据的定时模式（ 0,2,3和4）和C通道
在时隙1号的信息。如果控制器处于外部时钟模式，串行输入
数据进行采样的时钟CKI的下降沿时RXCEN为LOW 。如果是RXCEN
高电平时，时钟接收部分被抑制。
看门狗定时器输出
- 通常一个高电平输出变低，如果看门狗定时器
超时或外部复位（ RST ）为低。在WD输出保持低电平，只要
如RST保持低电平。
中断请求输出（开漏） -
此低电平有效输出的NotI网络上课的控制
微处理器的中断请求。它为低时，只有在中断位
使能寄存器进行编程，以确认定义的中断作为德网络源
在中断标志寄存器。
地址总线输入
- 这些位寻址的协议控制器的各个寄存器。
他们选择与CS ， R / W输入和E时钟结合的内部寄存器。 （参考
表1 ）
2
RXCEN
3
CDSTo
4
CDSTi
5
WD
6
IRQ
7-10
A0-A3
3-62
E
读/写
VSS
D0
D1
D2
D3
12
13
14
15
16
17
18
WD
IRQ
A0
A1
A2
A3
CS
5
6
7
8
9
10
11
25
24
23
22
21
20
19
长江基建
TEOP
REOP
D7
D6
D5
D4
28引脚PLCC
ISO- CMOS
引脚说明（续）
PIN号
11
12
13
14
15-22
23
名字
CS
E
读/写
V
SS
D0-D7
REOP
描述
MT8952B
片选输入
- 这是一个低电平有效使能输入的读或写操作
在该协议控制器的各种寄存器。
启用时钟输入
- 此输入激活地址总线和读/写输入，使
对数据总线的数据传输。
读/写控制 -
此输入控制数据总线上的数据溢流的方向。当
高电平时， I / O缓冲器作为一个输出驱动器和作为输入缓冲器时低。
地（ 0伏） 。
双向数据总线 -
这些数据总线的I / O端口允许之间的数据传输
HDLC协议控制器和微处理器。
接收端数据包（输出） -
这是一种发生于一个位一个高电平脉冲将
当关闭FL AG检测到传入的数据包的持续时间，或传入数据包
中止，或在收到的24位或更多位无效的数据包时。
发送端数据包（输出） -
这是一种发生于一个位一个高电平脉冲将
当一个数据包被正确地发送或中止持续时间。
时钟输入（位速率时钟或2 x位速率时钟在ST -BUS格式，而在内部
定时模式和比特率时钟在外部时钟模式）
- 这是时钟输入
用于输入/输出的数据包格式的转换。它可以是在比特率（ C2I ）或两倍的比特率
（ C4I ）的ST -BUS格式，而协议控制器是在内部计时模式。
时钟是否应该C2I （通常为2.048 MHz）或C4I （通常为4.096兆赫）是
由定时控制寄存器的BRCK位决定。如果协议控制器处于
外部定时模式，它是在比特率。
帧脉冲输入 -
这是ST- BUS格式的帧脉冲输入建立
开始在内部计时模式的框架。这也是该时钟信号
看门狗定时器。
RESET输入 -
这是一个低电平有效的施密特触发器输入，复位所有的寄存器
包括发送和接收FIFO和看门狗定时器。
供应（ 5伏） 。
24
25
TEOP
长江基建
26
F0i
27
28
RST
V
DD
地址位
A3
0
0
0
0
0
0
0
0
1
1
A2
0
0
0
0
1
1
1
1
0
0
A1
0
0
1
1
0
0
1
1
0
0
A0
0
1
0
1
0
1
0
1
0
1
读
FIFO状态
接收数据
控制
收货地址
C-通道控制（发送）
定时控制
中断标志
中断使能
一般状态
注册
写
-
传输数据
控制
收货地址
C-通道控制（发送）
定时控制
看门狗定时器
中断使能
-
-
C-通道状态（接收）
表1.注册地址
3-63
MT8952B
介绍
ISO- CMOS
地址检测只能限定于上
6位通过设置高两个RA6 / 7和RxAD位
控制寄存器。
帧校验序列（ FCS ） ：
在16位以下的数据网络连接视场是帧
检查顺序位。生成多项式是：
G（ X） = X
16
+x
12
+x
5
+1
发射机计算上的所有位的FCS的
数据连接的视场，并传输数据网络连接后场和
年底前FL AG 。接收器执行类似的
计算所接收的数据和FCS的所有位
网络连接的视场，并将结果与FOB8比较
（十六进制）
。如果
匹配，则接收到的数据被假定无差错。
所接收的分组的错误状态被表示
通过D7和D6位在FIFO状态寄存器。
零插入和删除：
该MT8952B HDLC协议控制器手柄位
为本协议的结构和格式的数据，
每个数据包交换协议去连接定义了X.25
（ 2级）的CCITT建议。
It
发送和接收的分组化数据
（信息或控制）串联在中所示的格式
图3中，同时提供了数据透明
零插入和删除。它产生和检测
在佛罗里达州AGS ，各种链路信道状态和中止
序列。此外，它提供了一个循环冗余
检查采用CCITT德网络定义的数据包
多项式。此外，它可以产生和检测
来吧序列和识别单个字节
处理所接收的帧中。还有一个
规定禁用的协议功能和
提供通过透明地访问该串行总线
并行端口。
帧格式
所有帧开始的开口佛罗里达州股份公司和结束
闭佛罗里达州股份如图3之间的这些
2佛罗里达州AGS ，一帧中包含的数据和帧
检查序列（FCS） 。
旗
一
字节
数据字段
FCS
旗
一
字节
n个字节
两
(n
≥
2)
字节
图3.帧格式
的协议控制器，在发送任何数据
从FIFO或16位的FCS ，检查
在逐位的基础和传输插入
ZERO网络的每一个序列之后，已经连续的ONE
（包括最后的网络连接已经FCS的比特） ，以确保
FL AG序列不进行模拟。
同样，
接收器检查传入帧的内容和
将放弃任何直接零以下的网络已经
连续的。
中止：
该发射器通过发送8中止框架
连续的。
在控制足总杯位
沿寄存器的写操作到发送
数据寄存器使能中断的传输
序，而不是写入到寄存器中的字节。
在接收端，在一般的ABRT位
状态寄存器被设置时中止序列
（ 7个或更多的连续1 ）被接收。中止
序使接收机放弃任何
它是做并开始搜索开始FL AG 。该
在中断状态寄存器FA位被置位时
终止序列后接收开始FL AG和
至少4个数据字节（最小为一个有效的帧） 。
FL AG：
在FL AG是8位的独特模式（ 01111110 ）
德科幻宁帧边界。发射部
产生FL AGS并自动将它们附加
给帧中发射。所述接收部
对位逐个搜索FL AGS传入的数据包
位的基础上，建立帧同步。该
佛罗里达州AGS仅用于识别和同步
接收到的帧，并且不传输到FIFO 。
数据：
数据连接的场指的是地址，控制和
信息
网络视场
德网络定义
in
该
CCITT
建议。一个有效的框架应该有一个数据
至少16位的网络场。在数据连接场的第一个网络字节
是该帧的地址。如果在RxAD位
控制寄存器为高，输入数据包是
只有当地址字节匹配字节认可
存储在接收地址寄存器或
地址字节是全呼叫地址（所有的） 。该
LSB的接收地址寄存器置为低电平
永久和比较只需进行上
上所接收的地址字节的7位。该
3-64
帧间的时间填充和链接频道
国
当HDLC协议控制器没有发送
分组时，发送器可以是任何的三种状态
视的状态下面提到
IFTF0和IFTF1位控制寄存器。这些
位也被用于禁用协议功能，以
提供透明并行访问串行
公交车通过微处理器的端口。
ISO- CMOS
IDLE状态：
空闲状态去连接定义为15或更多的连续
的。当HDLC协议控制器是
观察该状态下，接收通道上，
在一般状态寄存器中的空闲位被置位
HIGH 。在发送侧，该协议控制器
当数据被加载到结束空闲状态
发送FIFO 。
帧间的时间科幻LL状态：
协议控制器连续发送佛罗里达州AGS
(7E
（十六进制）
）在帧间的时间连接LL状态，结束此
当数据被加载到发送FIFO的状态。
来吧状态：
继续前进是德网络由9位序列定义
011111110 (7F
（十六进制）
接着是零），因此
连续7F的出现围棋Aheads 。一旦
发射器是在“干吧”状态，它将继续
继续如此，即使该数据被装载到
FIFO。这种状态只能通过设置来改变
IFTF位控制寄存器，以其他的东西
比“前进” 。这个序列的接收
在常规状态寄存器由GA位表示
和协议控制器可以产生中断
如果允许在中断的GA位这样做
使能寄存器。
透明的数据传输状态：
的协议控制器，在该状态下，禁止
协议功能去连接的早期定义，并提供了双
双向访问串行比特流通过
并行端口。同其他国家一样，透明
数据传输可以在两个计时模式中选择。
MT8952B
串行端口可以CON连接gured两种操作
根据在定时控制的集成电路位模式
注册。它能够传输/接收的数据包
在ST- BUS格式或选择的时隙是可以的，
用使能信号（ TXCEN和RXCEN ）
发送/的比特率等于CKI接收数据包
时钟输入。
微处理器端口允许并行数据
该协议控制器和之间的转移
六千八百零九分之六千八百系统总线。这种接口由
数据总线（ D0 - D7 ） ，地址总线（ A0 -A3 ） ，E时钟，
片选（ CS ）和R / W控制。微
处理器可以读取和写入到各个寄存器
在协议控制器。这些地址
寄存器示于表2中。 IRQ是一个开放的
漏，低电平有效输出指示中断
请求CPU 。控制和监测许多
不同的中断可能源自
协议控制器通过中断执行
标志寄存器（ IFR）和中断允许
寄存器（ IER ） 。特定网络事件已被描述
该设置有点高的中断标志寄存器。
这样的事件并不中断
中央处理器。断言中断（ IRQ拉输出低电平）
与该中断标志重合在IER位
寄存器必须设置为HIGH 。在IRQ位
一般状态寄存器IRQ的补
引脚状态。如果中断是断言，此位将是
设置为高，否则这将是低。
TEOP和REOP输出：
HDLC协议控制器提供两个独立的
信号TEOP & REOP表示数据包的结束
发送和接收的分别。 TEOP是
高脉冲持续一个位持续时间断言
在关闭FL AG或中止的最后一位
序列的发送数据包的。 REOP也是
发生了一个位周期时，高脉冲去
当接收到收盘FL AG或入站数据包
中止或24个或更多个比特的无效数据包是
检测到。然而， REOP不是为产生
长度小于24位的非法报文。这些
信号“包底”是复用
到一个单一的HDLC协议的几个数据链路
控制器。
无效帧
任何帧中的开口之间的长度小于32位
闭佛罗里达州AGS （对应于16位的数据
和16位的FCS ）被认为是无效的。该协议
控制器忽略该帧仅当帧长度
是佛罗里达州AGS之间小于24位。对于帧
长度为24至32位，它传输的数据连接场先进先出
和标签作为其在FIFO状态不好的FCS
注册。
计时模式
有两种定时方式的协议控制器
可以在运行。这些时序模式仅参考
C在串口组fi guration和不相关的
微处理器的端口。
内部计时模式
内部时序模式适用于容易
采用ST -BUS接口，各种产品
3-65
功能说明
HDLC的协议的功能框图。
控制器如图1所示。它有两个端口。
串行端口发送和接收格式的数据
包和并行端口提供一个
微处理器接口，用于访问各种
寄存器中的协议控制器。
MT8952B
ISO- CMOS
TXCEN
RXCEN
CDSTo
CDSTi
WD
IRQ
A0
A1
A2
A3
CS
E
读/写
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
RST
F0i
长江基建
TEOP
REOP
D7
D6
D5
D4
D3
D2
D1
D0
4
3
2
1
28
27
26
CDSTi
CDSTo
RXCEN
TXCEN
VDD
RST
F0i
28引脚PDIP / SOIC
图2 - 引脚连接
引脚说明
PIN号
1
名字
TXCEN
描述
传输时钟使能 -
此低电平输入使能的外部发射部分
定时模式。当低， CDSTo启用和HIGH的时候， CDSTo处于高阻
状态。如果协议控制器是在内部计时模式，此输入将被忽略。
接收时钟使能 -
此低电平输入使能在外部接收部分
定时模式。当低， CDSTi启用和HIGH的时候，时钟接收
部分被抑制。如果协议控制器是在内部计时模式，这是输入
忽略不计。
在ST- BUS格式， C和D通道输出
- 这是从输出的串行格式的数据
发射机中的NRZ形式。这是ST -BUS格式，如果协议控制器在内部
在选定的时隙中的数据定时模式（ 0,2,3和4）和C通道的信息
在时隙号1.如果协议控制器处于外部时钟模式，格式化的数据
输出的时钟（ CKI）时TXCEN低的上升沿。如果TXCEN为高， CDSTo是
在高阻抗状态。
C和D ST -BUS格式输入通道 -
这是将数据输入到串行格式
接收器NRZ格式。它必须在ST -BUS格式，如果协议控制器在内部
在选定的时隙，输入数据的定时模式（ 0,2,3和4）和C通道
在时隙1号的信息。如果控制器处于外部时钟模式，串行输入
数据进行采样的时钟CKI的下降沿时RXCEN为LOW 。如果是RXCEN
高电平时，时钟接收部分被抑制。
看门狗定时器输出
- 通常一个高电平输出变低，如果看门狗定时器
超时或外部复位（ RST ）为低。在WD输出保持低电平，只要
如RST保持低电平。
中断请求输出（开漏） -
此低电平有效输出的NotI网络上课的控制
微处理器的中断请求。它为低时，只有在中断位
使能寄存器进行编程，以确认定义的中断作为德网络源
在中断标志寄存器。
地址总线输入
- 这些位寻址的协议控制器的各个寄存器。
他们选择与CS ， R / W输入和E时钟结合的内部寄存器。 （参考
表1 ）
2
RXCEN
3
CDSTo
4
CDSTi
5
WD
6
IRQ
7-10
A0-A3
3-62
E
读/写
VSS
D0
D1
D2
D3
12
13
14
15
16
17
18
WD
IRQ
A0
A1
A2
A3
CS
5
6
7
8
9
10
11
25
24
23
22
21
20
19
长江基建
TEOP
REOP
D7
D6
D5
D4
28引脚PLCC
ISO- CMOS
引脚说明（续）
PIN号
11
12
13
14
15-22
23
名字
CS
E
读/写
V
SS
D0-D7
REOP
描述
MT8952B
片选输入
- 这是一个低电平有效使能输入的读或写操作
在该协议控制器的各种寄存器。
启用时钟输入
- 此输入激活地址总线和读/写输入，使
对数据总线的数据传输。
读/写控制 -
此输入控制数据总线上的数据溢流的方向。当
高电平时， I / O缓冲器作为一个输出驱动器和作为输入缓冲器时低。
地（ 0伏） 。
双向数据总线 -
这些数据总线的I / O端口允许之间的数据传输
HDLC协议控制器和微处理器。
接收端数据包（输出） -
这是一种发生于一个位一个高电平脉冲将
当关闭FL AG检测到传入的数据包的持续时间，或传入数据包
中止，或在收到的24位或更多位无效的数据包时。
发送端数据包（输出） -
这是一种发生于一个位一个高电平脉冲将
当一个数据包被正确地发送或中止持续时间。
时钟输入（位速率时钟或2 x位速率时钟在ST -BUS格式，而在内部
定时模式和比特率时钟在外部时钟模式）
- 这是时钟输入
用于输入/输出的数据包格式的转换。它可以是在比特率（ C2I ）或两倍的比特率
（ C4I ）的ST -BUS格式，而协议控制器是在内部计时模式。
时钟是否应该C2I （通常为2.048 MHz）或C4I （通常为4.096兆赫）是
由定时控制寄存器的BRCK位决定。如果协议控制器处于
外部定时模式，它是在比特率。
帧脉冲输入 -
这是ST- BUS格式的帧脉冲输入建立
开始在内部计时模式的框架。这也是该时钟信号
看门狗定时器。
RESET输入 -
这是一个低电平有效的施密特触发器输入，复位所有的寄存器
包括发送和接收FIFO和看门狗定时器。
供应（ 5伏） 。
24
25
TEOP
长江基建
26
F0i
27
28
RST
V
DD
地址位
A3
0
0
0
0
0
0
0
0
1
1
A2
0
0
0
0
1
1
1
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0
A1
0
0
1
1
0
0
1
1
0
0
A0
0
1
0
1
0
1
0
1
0
1
读
FIFO状态
接收数据
控制
收货地址
C-通道控制（发送）
定时控制
中断标志
中断使能
一般状态
注册
写
-
传输数据
控制
收货地址
C-通道控制（发送）
定时控制
看门狗定时器
中断使能
-
-
C-通道状态（接收）
表1.注册地址
3-63
MT8952B
介绍
ISO- CMOS
地址检测只能限定于上
6位通过设置高两个RA6 / 7和RxAD位
控制寄存器。
帧校验序列（ FCS ） ：
在16位以下的数据网络连接视场是帧
检查顺序位。生成多项式是：
G（ X） = X
16
+x
12
+x
5
+1
发射机计算上的所有位的FCS的
数据连接的视场，并传输数据网络连接后场和
年底前FL AG 。接收器执行类似的
计算所接收的数据和FCS的所有位
网络连接的视场，并将结果与FOB8比较
（十六进制）
。如果
匹配，则接收到的数据被假定无差错。
所接收的分组的错误状态被表示
通过D7和D6位在FIFO状态寄存器。
零插入和删除：
该MT8952B HDLC协议控制器手柄位
为本协议的结构和格式的数据，
每个数据包交换协议去连接定义了X.25
（ 2级）的CCITT建议。
It
发送和接收的分组化数据
（信息或控制）串联在中所示的格式
图3中，同时提供了数据透明
零插入和删除。它产生和检测
在佛罗里达州AGS ，各种链路信道状态和中止
序列。此外，它提供了一个循环冗余
检查采用CCITT德网络定义的数据包
多项式。此外，它可以产生和检测
来吧序列和识别单个字节
处理所接收的帧中。还有一个
规定禁用的协议功能和
提供通过透明地访问该串行总线
并行端口。
帧格式
所有帧开始的开口佛罗里达州股份公司和结束
闭佛罗里达州股份如图3之间的这些
2佛罗里达州AGS ，一帧中包含的数据和帧
检查序列（FCS） 。
旗
一
字节
数据字段
FCS
旗
一
字节
n个字节
两
(n
≥
2)
字节
图3.帧格式
的协议控制器，在发送任何数据
从FIFO或16位的FCS ，检查
在逐位的基础和传输插入
ZERO网络的每一个序列之后，已经连续的ONE
（包括最后的网络连接已经FCS的比特） ，以确保
FL AG序列不进行模拟。
同样，
接收器检查传入帧的内容和
将放弃任何直接零以下的网络已经
连续的。
中止：
该发射器通过发送8中止框架
连续的。
在控制足总杯位
沿寄存器的写操作到发送
数据寄存器使能中断的传输
序，而不是写入到寄存器中的字节。
在接收端，在一般的ABRT位
状态寄存器被设置时中止序列
（ 7个或更多的连续1 ）被接收。中止
序使接收机放弃任何
它是做并开始搜索开始FL AG 。该
在中断状态寄存器FA位被置位时
终止序列后接收开始FL AG和
至少4个数据字节（最小为一个有效的帧） 。
FL AG：
在FL AG是8位的独特模式（ 01111110 ）
德科幻宁帧边界。发射部
产生FL AGS并自动将它们附加
给帧中发射。所述接收部
对位逐个搜索FL AGS传入的数据包
位的基础上，建立帧同步。该
佛罗里达州AGS仅用于识别和同步
接收到的帧，并且不传输到FIFO 。
数据：
数据连接的场指的是地址，控制和
信息
网络视场
德网络定义
in
该
CCITT
建议。一个有效的框架应该有一个数据
至少16位的网络场。在数据连接场的第一个网络字节
是该帧的地址。如果在RxAD位
控制寄存器为高，输入数据包是
只有当地址字节匹配字节认可
存储在接收地址寄存器或
地址字节是全呼叫地址（所有的） 。该
LSB的接收地址寄存器置为低电平
永久和比较只需进行上
上所接收的地址字节的7位。该
3-64
帧间的时间填充和链接频道
国
当HDLC协议控制器没有发送
分组时，发送器可以是任何的三种状态
视的状态下面提到
IFTF0和IFTF1位控制寄存器。这些
位也被用于禁用协议功能，以
提供透明并行访问串行
公交车通过微处理器的端口。
ISO- CMOS
IDLE状态：
空闲状态去连接定义为15或更多的连续
的。当HDLC协议控制器是
观察该状态下，接收通道上，
在一般状态寄存器中的空闲位被置位
HIGH 。在发送侧，该协议控制器
当数据被加载到结束空闲状态
发送FIFO 。
帧间的时间科幻LL状态：
协议控制器连续发送佛罗里达州AGS
(7E
（十六进制）
）在帧间的时间连接LL状态，结束此
当数据被加载到发送FIFO的状态。
来吧状态：
继续前进是德网络由9位序列定义
011111110 (7F
（十六进制）
接着是零），因此
连续7F的出现围棋Aheads 。一旦
发射器是在“干吧”状态，它将继续
继续如此，即使该数据被装载到
FIFO。这种状态只能通过设置来改变
IFTF位控制寄存器，以其他的东西
比“前进” 。这个序列的接收
在常规状态寄存器由GA位表示
和协议控制器可以产生中断
如果允许在中断的GA位这样做
使能寄存器。
透明的数据传输状态：
的协议控制器，在该状态下，禁止
协议功能去连接的早期定义，并提供了双
双向访问串行比特流通过
并行端口。同其他国家一样，透明
数据传输可以在两个计时模式中选择。
MT8952B
串行端口可以CON连接gured两种操作
根据在定时控制的集成电路位模式
注册。它能够传输/接收的数据包
在ST- BUS格式或选择的时隙是可以的，
用使能信号（ TXCEN和RXCEN ）
发送/的比特率等于CKI接收数据包
时钟输入。
微处理器端口允许并行数据
该协议控制器和之间的转移
六千八百零九分之六千八百系统总线。这种接口由
数据总线（ D0 - D7 ） ，地址总线（ A0 -A3 ） ，E时钟，
片选（ CS ）和R / W控制。微
处理器可以读取和写入到各个寄存器
在协议控制器。这些地址
寄存器示于表2中。 IRQ是一个开放的
漏，低电平有效输出指示中断
请求CPU 。控制和监测许多
不同的中断可能源自
协议控制器通过中断执行
标志寄存器（ IFR）和中断允许
寄存器（ IER ） 。特定网络事件已被描述
该设置有点高的中断标志寄存器。
这样的事件并不中断
中央处理器。断言中断（ IRQ拉输出低电平）
与该中断标志重合在IER位
寄存器必须设置为HIGH 。在IRQ位
一般状态寄存器IRQ的补
引脚状态。如果中断是断言，此位将是
设置为高，否则这将是低。
TEOP和REOP输出：
HDLC协议控制器提供两个独立的
信号TEOP & REOP表示数据包的结束
发送和接收的分别。 TEOP是
高脉冲持续一个位持续时间断言
在关闭FL AG或中止的最后一位
序列的发送数据包的。 REOP也是
发生了一个位周期时，高脉冲去
当接收到收盘FL AG或入站数据包
中止或24个或更多个比特的无效数据包是
检测到。然而， REOP不是为产生
长度小于24位的非法报文。这些
信号“包底”是复用
到一个单一的HDLC协议的几个数据链路
控制器。
无效帧
任何帧中的开口之间的长度小于32位
闭佛罗里达州AGS （对应于16位的数据
和16位的FCS ）被认为是无效的。该协议
控制器忽略该帧仅当帧长度
是佛罗里达州AGS之间小于24位。对于帧
长度为24至32位，它传输的数据连接场先进先出
和标签作为其在FIFO状态不好的FCS
注册。
计时模式
有两种定时方式的协议控制器
可以在运行。这些时序模式仅参考
C在串口组fi guration和不相关的
微处理器的端口。
内部计时模式
内部时序模式适用于容易
采用ST -BUS接口，各种产品
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功能说明
HDLC的协议的功能框图。
控制器如图1所示。它有两个端口。
串行端口发送和接收格式的数据
包和并行端口提供一个
微处理器接口，用于访问各种
寄存器中的协议控制器。
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