MT8910-1
初步信息
TSTIN
AVSS
NC
LOUT +
NC
LOUT-
LIN +
LIN-
VREF
VBIAS
NC
28引脚CERDIP
图2 - 引脚连接
引脚说明
针＃
名字
DIP PLCC
1
2
3
4
1
3
5
6
L
OUT-
L
OUT +
AV
SS
TSTIN
LINE OUT负。
一对差分模拟输出为80千波特的/一个S 2B1Q
信号，偏置V
BIAS
.
线路输出加。
其中一对为80千波特/秒2B1Q信号差分模拟输出，
偏置V
BIAS
.
模拟地。
绑到V
SS
.
I / O结构测试输入。
当TSTen高， TSTin用作对所有输出的源极
驱动程序。请参阅“ I / O结构Test"的功能说明更多细节。绑到V
SS
以进行正常操作。
描述
5
6
7
8
8
12
13
14
CDSTi
控制/数据ST -BUS输入。
2048千比特/输入s串行PCM /数据D-和
C-通道双模式。未使用的单模和应连接到V
SS
.
DSTI
V
SS
DSTO
数据ST -BUS输入。
2048 kbit / s的串行PCM /数据输入为D型， C型， B1-和B2-
渠道单一模式。在双通道模式下，只有B通道输入。
地面上。
数据ST -BUS输出。
2048 kbit / s的串行PCM /输出数据为D型， C型， B1-和B2-
渠道单一模式。在双通道模式下，只有B通道输出。该输出
在未使用的信道次置于高阻抗状态。
9
15
CDSTo
控制/数据ST -BUS输出。
2048 kbit / s的串行PCM /输出数据为D-和
C-通道双模式。它被放置在单模式下的高阻抗，而在
未使用的信道次双模式。
F0od
延迟的帧脉冲输出。
244纳秒宽的负向脉冲指示结束
器件的有源ST-总线信道时间以允许菊花链的其他ST-总线
设备。活跃在单端口模式的双端口模式通道0和通道3后。
10
16
11
18
TSTOUT
I / O结构测试输出。
当TSTen高， TSTout提供的输出
XOR链是从所有数字输入源。请参阅“ I / O结构Test"在
功能说明更多细节。悬空的正常运行。
MS0
MS1
模式选择0 。
CMOS输入。参照表1 。
模式选择1 。
CMOS输入。参照表1 。
12
13
9-4
19
20
TSTOUT
MS0
MS1
NT / LT
TSTEN
SFB
NC
C4b
NC
F0b
NC
44引脚PLCC
LOUT-
LOUT +
AVSS
TSTIN
CDSTi
DSTI
VSS
DSTO
CDSTo
F0od
TSTOUT
MS0
MS1
NT / LT
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
LIN +
LIN-
VREF
VBIAS
AVDD
IC
VDD
MRST
OSC1
OSC2
F0b
C4b
SFB
TSTEN
NC
CDSTi
NC
NC
NC
DSTI
VSS
DSTO
CDSTo
F0od
NC
6 5 4 3 2 1 44 43 42 41 40
7
39
8
38
9
37
10
36
11
35
12
34
13
33
14
32
15
31
16
30
29
17
18 19 20 21 22 23 24 25 26 27 28
NC
AVDD
NC
NC
NC
IC
VDD
MRST
OSC1
OSC2
NC
初步信息
引脚说明（续）
针＃
名字
DIP PLCC
14
15
21
22
NT / LT
TSTEN
描述
MT8910-1
NT / LT模式选择。
CMOS输入。当高， DSLIC是安装在NT模式。当
低， LT模式被选择。
I / O结构测试使能输入。
这种积极的高投入使所有的内置测试
数字输入和输出结构。请参阅“ I / O结构Test"中的功能描述
更多的细节。绑到V
SS
以进行正常操作。
超脉冲。
在LT模式下，输入脉冲一次，每个超帧（ 12毫秒）的，
当低C4b的一个F0B低脉冲内的下降沿时，设置发送
超帧的边界。
在NT模式下，一个244 ns的宽输出脉冲每隔12毫秒表示的边界
传超。 NT模式，超帧定时从行信号产生
时基，正因为如此， SFb中才会有效，一旦收发机已经达到满
激活。
16
23
SFB
17
18
25
27
C4b
F0b
4096 kHz的数据时钟。
在LT模式下， 4096千赫ST -BUS总线时钟输入。在NT的模式， 4096
千赫ST-总线时钟的输出频率被锁定到线路信号。
帧脉冲。
在LT模式下， 8 kHz的输入脉冲指示活跃ST- BUS的开始
道次。在NT模式，从线路信号中提取的8 kHz的输出脉冲指示
活性ST-总线信道时间的开始。
振荡器输出。
当MT8910-1工作于外部时钟（通常LT
模式）连接OSC2到外部变换器的提供10.24兆赫± 5ppm的输出
时钟（参见“ 10.24 MHz的时钟Interface"部分） 。
当与晶体（通常NT模式）操作连接的基本的一个引线
模式并行谐振晶体（ 10.24 MHz的± 50ppm的情况下的NT模式）。
19
30
OSC2
20
31
OSC1
振荡器输入。
当DSLIC工作于外部时钟（通常是LT模式）
连接OSC1到外部逆变器（参见图11）的输入端。
当与晶体操作（通常NT模式）连接，另一引线的
基本模式并行谐振晶体（ 10.24 MHz的± 50ppm的情况下的NT模式）。
21
22
23
24
25
26
27
28
32
33
34
38
41
42
43
44
2,4,7,
9 -11,
17,24
26,28
29,35
36,37
39,40
MRST
V
DD
IC
AV
DD
V
BIAS
V
REF
L
IN-
L
IN +
NC
主复位。
低电平CMOS输入执行DSLIC的主复位。
电源输入。
内部连接。
悬空。
模拟电源。
连接到V
DD
.
偏置电压。
去耦到AV
SS
通过一个1.0 μF陶瓷电容。
参考电压。
去耦到AV
SS
通过一个1.0 μF陶瓷电容。
线路信号输入负。
内部偏置在V
偏见。
线路信号输入端加。
内部偏置在V
偏见。
无连接。
离开开路。
9-5
MT8910-1
功能说明
该MT8910-1数字用户线路接口
电路（ DSLIC ）是一种高性能的，全双工
收发器，它提供了完整的接口
在ANSI T1.601-指定的U-参考点
1988年经营工作在主线路终端
（ LT ）模式或从网络终端（ NT ）模式，
该DSLIC可以配置在任一端，以操作
的数字用户线（DSL） 。该DSLIC
支持一个2B + D-的全双工传输
在160千位/秒以上的单个双绞线信道格式
对在40千赫大约为40dB环路衰减。
为了实现这一传输性能，该
DSLIC采用2B1Q线路码这是一种四级
脉冲幅度调制（ PAM）的信号与无
冗余。此行代码被批准
美国国家标准技术研究院
委员会T1E1 。使用这行代码中，两个二进制
位被转换成一个4级的季
符号。这导致了有效的波特率
从160至80千波特/秒，允许减少
传输距离缩短线路衰减受益
和改进的抗近端串扰
（ NEXT） 。
为了配合2B1Q线路的性能
码，所述DSLIC采用了先进的回声消除
杂交体（ ECH）的技术，通过一个横向的手段
过滤器，它提供回声大于60分贝
注销。
这消除，以及所有
均衡，是在数字域进行的使用
专用的DSP硬件。由于数字横向
回声抵消器给出的线性表示
回声，所述MT8910-1还具有非线性回声
消除并行工作而与横向
滤波器来补偿非线性在发射
路和被动行终止。此外，一个
抖动补偿器用来校正错误
这是从校正源回声估计值
在接收到的时基。抖动补偿会
直接与在横向回波抽头交互
过滤器。
该DSLIC的框图如图1所示。
该DSLIC有两个端口包括一个串行的
系统接口（ Mitel的标准ST-总线） ，和一个
它可直接与单线端口
通过被动终止杂交和双绞线
线脉冲变压器。
这两个B信道和D信道是
上线传送被输入到DSLIC （上
ST-总线）到发送接口块。同步
字和维护比特添加到数据
然后将其格式化，加密和数字
编码为2B1Q符号。
这个数字
表示通过一个有限脉冲传递
9-6
初步信息
响应滤波器，其将所述数字
表示成一个模拟波形。该
发射的脉冲，然后通过一个传递
平滑滤波器，其输出被传递到一个
差分线路驱动器，其通过驱动所述线
无源混合网络和线脉冲变压器。
在接收端，所述预消除的信号的驱动器
平衡接收器，其馈送到输入端的过
采样二阶Δ-Σ A / D转换器。
所接收的信号的数字表示
产生一个脉冲密度调制（ PDM ）数据流
这是经过数字滤波和抽取到80千赫
基带。码间干扰（ISI）引入
由环路由一个判决反馈取消
扳平比分。这是通过以一个卷积实现
所接收的脉冲与所估计的脉冲的
反应循环。 ISI的取消是
并行执行的回波抵消。
通过取所获得的估计的接收回波
与所估计的发射信号的卷积
循环的脉冲响应。从反馈
抖动补偿器和非线性校正器
与回声抵消的系数进行交互
减少抖动和非引入的误差
非线性的模拟电路。所有的输出
这些块被相加，其结果是
这是通过一个解码器通过将接收的数据
并发送出TDM之前解扰器
阵阵的ST- BUS 。
线端口
该DSLIC接口到U参考点作为
在ISDN基本接入参考模型中定义的。
这样，在收发器传输的全双工，时间
在160 kbit / s的时分多路复用的数据。这包括
2的64 kbit / s的PCM话音或数据信道（B-
信道） ，一个16千比特/ s信令信道（ D信道）
和16 kbit / s的同步和开销。
两个64 kbit / s的信道被定义为，B1-
和B2通道和他们携带的用户
信息，例如数字编码的话音，电路
交换数据或分组交换数据。该DSLIC
将从透明传输两个B信道
ST- BUS端口的线路端口，反之亦然，一旦
设备所获取的超帧同步。
在16 kbit / s的D信道主要用来携带
信令信息的电路交换B超
通过ISDN网络渠道。 D信道
可以有选择地进行分组和信息
遥测服务。 D信道被发送
透明地通过从ST总线的DSLIC
端口的线路端口，反之亦然，一旦设备
已经获得超同步。它是为
初步信息
注意，系统界面具有专用全
的64 kbit / s的D信道，只有两个第一
位（ D0和D1 ）的实际执行的信息。
该ST-总线D信道的其它位被保留
以便将来使用。
第三种类型的信道时， C通道，是一种非
承载信道提供了一种装置，用于把
系统控制和监视的功能
DSLIC 。这种控制/状态通道由访问
系统通过ST-总线。在C-通道
提供了三个控制寄存器和四个访问
状态寄存器可提供完整的控制或
所有内置功能状态。访问控制
寄存器是由两个位在控制提供
注册自身（ CRS0和CRS1 ） 。选择的
所需的状态寄存器采用两个位进行
控制寄存器1 （ SRS0和SRS1 ） 。
在C-
信道也携带控制和状态寄存器，用于
4 kbit / s的M声道可被用作
额外的维护通道。
详细
这些寄存器的描述是在ST-讨论
总线端口接口部分。
线路代码
该DSLIC收发器采用2B1Q线路码
这是一个四电平脉冲幅度调制
（ PAM ）的代码，没有冗余。的产生
的2B1Q信号由分组2实现
个连续比特为一个比特字段，它的第一位的
表示符号位和所述第二表示
的幅度。这就产生了四种可能的输出
如示于图3的代码（注意3 ， + 1，-1和
-3只是符号，他们不反映
电压就行） 。
比特字段相分组到边界
所定义的信道，其中第一个位字段包括
位1和B 1通道的第2位，第二位的
字段由位B1的沟道3和第4位的
等等。
MT8910-1
在转换之前的位域到输出符号，
除成帧模式的所有比特被加扰
多项式：
1
⊕
x
-5
⊕
x
-23
对于LT
1
⊕
x
-18
⊕
x
-23
对于NT
（其中
⊕
模2求和）
取景
在框架结构中的DSLIC是1.5毫秒长并
由12的2B + D信道分隔由
取景模式在帧的开始和
在结束维修通道。帧为
在LT和NT正在使用9的符号进行
同步字。该同步字（SW ）的
以下结构：
同步字： 3 ， 3 ，-3， -3，-3 ，+ 3 ，-3， 3 ， 3
八DSLIC帧被分组为一个超帧
通过反相同步字（ ISW ）隔开： - 3 ，-3， 3 ，
3 ， 3 ，-3 ，+ 3， -3，-3 。帧的该第二级是
用于分配的M个信道位中的定义
ANSI T1.601-1988 。帧结构示
在网络连接gure 4 。
在LT和NT之间的传输是完全
同步的。
这样，帧/超帧的
在NT之间的边界接收帧和
N T个发射帧具有固定的相位关系。
发送帧/超帧的NT是
延迟了60±2四进制码字符（季铵化合物），用
对于其接收到的帧/超帧。自从
NT抽取其所有计时从线， DSLIC会
之间保持所要求的相位关系
帧和超帧，并插入SW
并在适当的时间间隔内ISW 。
+3
+1
-1
-3
时间
季铵盐
-1 +3
位
0 1 1 0
+1
1 1
-3
0 0
-3
0 0
+1
1 1
+3
1 0
-3
0 0
-1
0 1
-1
0 1
+1
1 1
-1
0 1
-3
0 0
+3
1 0
+3
1 0
-1
0 1
+1
1 1
图3 - 2B1Q第四纪符号示例
9-7
QQ：2881677436 复制
