科技公司
4 MEG ×4
EDO DRAM
MT4LC4M4E8 ， MT4C4M4E8
MT4LC4M4E9 ， MT4C4M4E9
DRAM
特点
工业标准引脚排列X4 ，时间，功能和
套餐
国家的最先进的 ，高性能，低功耗的CMOS
硅栅工艺
单电源（ + 3.3V
±0.3V
或+ 5V
±10%)
所有输入，输出和时钟TTL兼容
刷新模式： RAS ＃ - 只，隐蔽性和CAS ＃ -
先于RAS ＃ （ CBR ）
可选的自刷新（ S）的低功耗数据保持
11行， 11列地址（ 2K刷新）或
12行， 10列地址（ 4K刷新）
扩展数据输出（ EDO ）页面模式存取周期
5V容限输入和I / O电压为3.3V器件
引脚配置（顶视图）
二十六分之二十四引脚SOJ
(DA-2)
V
CC
DQ1
DQ2
WE＃
RAS ＃
*NC/A11
A10
A0
A1
A2
A3
V
CC
1
2
3
4
5
6
8
9
10
11
12
13
26
25
24
23
22
21
19
18
17
16
15
14
V
SS
DQ4
DQ3
CAS ＃
OE ＃
A9
A8
A7
A6
A5
A4
V
SS
二十六分之二十四引脚TSOP
(DB-2)
V
CC
DQ1
DQ2
WE＃
RAS ＃
*NC/A11
A10
A0
A1
A2
A3
V
CC
1
2
3
4
5
6
8
9
10
11
12
13
26
25
24
23
22
21
19
18
17
16
15
14
V
SS
DQ4
DQ3
CAS ＃
OE ＃
A9
A8
A7
A6
A5
A4
V
SS
选项
- 电压
3.3V
5V
刷新寻址
2048 （即2K ）行
4096 （即4K ）行
包
塑料SOJ （ 300万）
塑料TSOP （ 300万）
时机
为50ns存取
60ns的访问
刷新率
标准刷新
自刷新（ 128ms的时间段）
记号
LC
C
E8
E9
DJ
TG
-5
-6
无
S
* NC在2K刷新和A11的4K刷新选项。
注意：
在“＃”符号表示信号为低电平有效。
4 MEG ×4 EDO DRAM型号一览
产品型号
MT4LC4M4E8DJ
MT4LC4M4E8DJS
MT4LC4M4E8TG
MT4LC4M4E8TGS
MT4LC4M4E9DJ
MT4LC4M4E9DJS
MT4LC4M4E9TG
MT4LC4M4E9TGS
MT4C4M4E8DJ
MT4C4M4E8DJS
MT4C4M4E8TG
MT4C4M4E8TGS
MT4C4M4E9DJ
MT4C4M4E9DJS
MT4C4M4E9TG
MT4C4M4E9TGS
VCC
3.3V
3.3V
3.3V
3.3V
3.3V
3.3V
3.3V
3.3V
5V
5V
5V
5V
5V
5V
5V
5V
刷新
2K
2K
2K
2K
4K
4K
4K
4K
2K
2K
2K
2K
4K
4K
4K
4K
包
SOJ
SOJ
TSOP
TSOP
SOJ
SOJ
TSOP
TSOP
SOJ
SOJ
TSOP
TSOP
SOJ
SOJ
TSOP
TSOP
刷新
标准
自
标准
自
标准
自
标准
自
标准
自
标准
自
标准
自
标准
自
产品编号举例： MT4LC4M4E8DJ - 6
注意：
4梅格×4 EDO DRAM基数区分冥
两个地方 -
MT4LC4M4E8.
第三字段区分低电压
产品： LC指定V
CC
= 3.3V和C表示V
CC
= 5V 。第五个字段
区分各个选项： E8指定一个2K刷新和E9指定一个
4K刷新EDO DRAM的。
关键时序参数
速度
-5
-6
t
RC
t
RAC
t
PC
t
AA
t
CAC
t
CAS
概述
在4兆×4的DRAM是一个随机访问的，固态
组织一个x4 CON-含16777216位内存
成形。 RAS＃用来锁存行地址（第11
位2K和第12位为4K ） 。一旦页面被
开了由RAS＃ ，CAS＃用来锁存列地址
84ns
104ns
50ns
60ns
20ns
25ns
25ns
30ns
13ns
15ns
8ns
10ns
梅格4 ×4 EDO DRAM
D47.pm5 - 修订版3/97
1
美光科技公司保留更改产品或规格，恕不另行通知。
1997,
美光科技公司
科技公司
4 MEG ×4
EDO DRAM
一般说明（续）
（在后面的11比特用于2K和后面10位为4K，地址
针脚A10和A11都是“不关心” ） 。 READ和WRITE
周期被选择与WE＃的输入。
在WE ＃为逻辑高电平指示读模式，而逻辑
低电平WE＃决定写模式。在写
周期中，数据输入（ D）的WE＃或下降沿锁存
CAS ＃ ，最后的为准。早期的写操作
当WE＃被拉低之前CAS ＃下降。一晚
写或读 - 修改 - 写操作发生时， WE＃瀑布
经过CAS ＃被拉低。在早期写周期，
数据输出（ Q）将保持高阻不管
的OE ＃状态。在后写入或读 - 修改 -
写周期， OE ＃必须采取HIGH禁用数据
之前应用的输入数据输出。如果后写入或
读 - 修改 - 写操作试图在保持OE ＃
低，会发生不能写，和数据输出将驱动
读取从所访问的位置的数据。
四个数据输入和四个输出数据被路由
通过四个引脚使用通用I / O和引脚方向
由WE＃和OE ＃控制。
同一个行地址选通，在由RAS＃ ，随后
列地址选通，由CAS ＃ 。 CAS ＃可能
翻转式握住RAS ＃ LOW和频闪，在不同的
列地址，从而更快地执行存储周期。
返回RAS ＃ HIGH终止的页模式
操作，即，关闭所述页。
EDO页模式
4梅格×4 EDO DRAM提供EDO页模式下，
这是一种加速快速页模式周期。该
EDO的主要优点是数据输出的可用性
即使CAS ＃返回高电平。 EDO允许CAS ＃预充电
时间（
t
CP）的发生，而不输出数据将会无效。
这消除CAS ＃输出控制可以让管道
读取。
快速页模式DRAM的传统翻
输出缓冲器关闭（高Z ）用的上升沿
CAS ＃ 。 EDO页模式DRAM的操作如快速
页模式的DRAM ，但数据仍然有效或
生效后， CAS ＃在读操作期间变为高电平，亲
vided RAS ＃和OE ＃保持低电平。如果OE ＃的脉冲，而
RAS ＃和CAS ＃都为低电平时，数据切换，从有效数据
到高阻并回到相同的有效数据。如果OE ＃翻转
或在CAS ＃脉冲变为高电平，而RAS ＃遗体
低，数据将过渡到并保持高阻（参见
页面访问
PAGE操作允许更快的数据操作（读，
写或读 - 修改 - 写）的行寻址范围内
定义页面的边界。本页面周期总是启动
RAS ＃
V IH
V IL
CAS ＃
ADDR
DQ V IOH
V IOL
, ,,,,, ,,,,, ,,,,, ,,,,
,, ,,
,
,, , , ,
V IH
V IL
V IH
V IL
ROW
列（ A）
列（ B）
柱（ C）
COLUMN （ D）
开放
V IH
V IL
OE ＃
,,
有效数据（ A）
吨OD
有效数据（ A）
吨OES
吨OE
,,, ,,
有效数据（ B）
吨OD
吨OEHC
有效数据（ C）
吨OD
,
有效数据（ D）
吨OEP
DQS的回
低-Z ，如果
t
OES满足。
DQS的保持高阻
直到下一个CAS＃周期
if
t
OEHC满足。
DQS的保持高阻
直到下一个CAS＃周期
if
t
OEP满足。
,
,
,,
,,
不在乎
未定义
图1
OE ＃控制的DQS
梅格4 ×4 EDO DRAM
D47.pm5 - 修订版3/97
2
美光科技公司保留更改产品或规格，恕不另行通知。
1997,
美光科技公司
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EDO DRAM
新鲜的周期并持有RAS ＃ LOW指定
t
RASS 。
此外， “S”选项允许延长刷新
的128毫秒内，或每行31.25μs为4K刷新和
如果使用分布式CBR每行62.5μs为2K刷新
刷新。这种刷新速率可以在正常应用
操作中，以及在待机或电池备份
模式。
自刷新模式时，通过驱动RAS＃终止
高对的最小时间
t
RPS 。这个延迟使得对于
任何内部刷新周期的完成，可能是在
进程的RAS ＃低到高的跳变的时间。
如果该DRAM控制器采用分布式刷新SE-
quence ，是不是在退出需要刷新爆
自刷新。然而，如果该DRAM控制器利用
RAS ＃ - ONLY或突发刷新序列，所有行必须是
平均内部刷新率内刷新之前
正常运行的恢复。
图1）。 WE＃也可以执行禁用的功能
在某些条件下的输出设备，如图
图2中。
在一个应用程序中，如果DQ的输出是线或运算，
OE＃必须被用于禁止的DRAM空闲银行。替代方案
本机，脉冲WE＃空闲银行在CAS ＃高
时间也将高阻抗输出。独立的OE ＃
控制，输出后会禁用
t
关，这是参考
从RAS＃或CAS号的上升沿，取转制
去年发生。
刷新
通过保持电源保持正确的存储单元数据
并执行任何RAS ＃循环（读，写）或RAS ＃
刷新周期（ RAS ＃ - 只， CBR或隐藏） ，使所有
RAS ＃地址的组合（2048为2K ，4096的
4K ）的范围内执行
t
REF （MAX） ，而不管SE-
quence 。在CBR和自刷新周期将调用
内部的刷新计数器自动RAS ＃寻址。
一个可选的自刷新模式也可在S上
版本。所述的“S”选项允许用户的一个充分的选择
静态的，低功率的数据保留模式或动态刷新
模式以128ms的延长刷新周期。可选
自刷新功能是通过执行CBR重新启动
待机
返回RAS ＃和CAS ＃ HIGH终止内存
周期和减小芯片的电流来降低待机水平。
在芯片被预处理为下一周期
RAS ＃高电平时间。
RAS ＃
CAS ＃
ADDR
DQ V IOH
V IOL
, ,,,,,, ,,, , ,,,,
,, ,,
,
,
, , , ,
,,
,
,,
V IH
V IL
V IH
V IL
V IH
V IL
ROW
列（ A）
列（ B）
柱（ C）
COLUMN （ D）
开放
V IH
V IL
V IH
V IL
WE＃
,,
有效数据（ A）
吨WHZ
吨WPZ
,
有效数据（ B）
输入数据（ C）
吨WHZ
,,
OE ＃
DQS的进入高阻如果WE＃跌倒，如果
t
WPZ得到满足，
将保持高阻直至CAS ＃变低，
WE ＃高（即，直到读周期开始） 。
可以用WE ＃禁用DQS的准备
在早期的写周期的输入数据。 DQS的
将保持高阻直至CAS ＃变低，
WE ＃高（即，直到读周期开始） 。
图2
WE＃控制的DQS
,,
,,
,
,,
不在乎
未定义
梅格4 ×4 EDO DRAM
D47.pm5 - 修订版3/97
3
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