82C84A
引脚说明
符号
AEN1,
AEN2
数
3, 7
TYPE
I
描述
地址使能： AEN为低电平信号。 AEN用来限定其各自的总线
READY信号（ RDY1或RDY2 ） 。 AEN1验证RDY1而AEN2验证RDY2 。两个AEN
信号输入是在系统的配置，其允许处理器访问两个多有用
主系统总线。在非多主机配置， AEN信号输入与真实
（低） 。
BUS READY （传输完成） 。 RDY为高电平有效信号，则表明从
设备位于该数据已经被接收，或者在系统数据总线上可用RDY1是的质
通过AEN1后指定，而RDY2由AEN2合格。
READY同步选择： ASYNC是输入限定所述同步
就绪逻辑的方式。当ASYNC为低电平时， READY同步的两个阶段是亲
vided 。当异步保持打开或HIGH时， READY同步的单级设置。
准备：准备为高电平有效信号是同步的RDY信号输入。 READY
被清除已经达到保证的保持时间后处理器。
晶体中： X1和X2是向其中一个晶体所连接的引脚。晶振频率为3
次所需的处理器的时钟频率， （注1） 。
频率/ CRYSTAL选择： F / C是一个魁梧的选择。当绑低。 F / C证
要由晶体生成该处理器的时钟。当F / C绑高， CLK为gen-
erated对EFI·输入， （注1） 。
外部频率IN：当F / C绑高， CLK从输入生成频
昆西出现在此引脚。输入信号是一个方波在DE-的3倍的频率
sired CLK输出。
处理器时钟： CLK为所使用的处理器的时钟输出和其中二 - 所有设备
请直接连接到处理器的局部总线。 CLK具有输出频率为crys-的三分之一
河谷或EFI输入频率和一个1/3的占空比。
外设时钟： PCLK是外围时钟信号，其输出频率为1/2的
CLK和具有50 ％的占空比。
振荡器输出：振荡器是内部振荡器电路的输出。它的频率是
等于晶体。
RESET IN ： RES是其用于产生复位的低电平有效信号。该82C84A亲
国际志愿施密特触发器输入，使得一个RC连接可用于建立电
复位的正确时间。
RESET ：复位是用来重置80C86系列处理器的高电平信号。其
定时特性由RES确定。
时钟同步： CSYNC是一个高电平有效信号，它允许多个82C84As
被同步，以提供时钟是同相的。当CSYNC是HIGH内部
计数器复位。当CSYNC变低的内部计数器被允许继续减计数
ING 。 CSYNC需要进行外部同步到EFI 。当使用内部振荡器
CSYNC应该被硬连线到地面。
地
V
CC
：在+ 5V电源引脚。 V之间的0.1μF电容
CC
和GND推荐
脱钩。
RDY1,
RDY2
4, 6
I
ASYNC
15
I
准备
5
O
X1, X2
17, 16
IO
F / C
13
I
EFI
14
I
CLK
8
O
PCLK
2
O
OSC
12
O
水库
11
I
RESET
10
O
CSYNC
1
I
GND
V
CC
注意：
9
18
1.如果不使用晶振输入X1必须连接到V
CC
或GND和X2应由开放。
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