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飞思卡尔半导体公司

半导体技术资料

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通过MPC9351 / D

低电压PLL时钟驱动器

该MPC9351是2.5V和3.3V兼容，基于PLL的时钟

产生针对高性能时钟分配系统。同

高达200 MHz的输出频率和150的最大输出偏移

PS的MPC9351是要求最苛刻的时钟树的理想解决方案

设计。该器件提供9低偏移时钟输出，每路可配置

支持各种高性能的时钟需求

微处理器包括也是PowerQUICC II集成通讯

微处理器。在MPC9351的扩展级温度范围

支持电信和网络设备requirements.The

采用全差分PLL设计以最小化周期到周期和

长期抖动。

MPC9351

低电压

2.5V和3.3V PLL

时钟发生器

飞思卡尔半导体公司...

9输出LVCMOS PLL时钟发生器

25 - 200 MHz的输出频率范围

完全集成的PLL

2.5V和3.3V兼容

兼容各种微处理器等的PowerQuicc II

支持网络，电信和计算机应用

可配置的输出：除以2 VCO频率， 4和8

LVPECL和LVCMOS兼容的输入

外部反馈实现零延迟的配置

输出使能/禁用和静态测试模式（ PLL启用/禁用）

低偏移特性：最高150 ps输出到输出

周期到周期抖动最大值。 22 ps的RMS

32引脚LQFP封装

环境温度范围-40 ° C至+ 85°C

功能说明

在MPC9351采用PLL技术，频率和相位锁定其输出到输入参考时钟。正常工作

的MPC9351的要求的设备输出端之一的连接到EXT_FB输入关闭PLL反馈路径。该

参考时钟频率和输出分频器，用于反馈路径确定VCO频率。双方必须选择

匹配VCO的频率范围。与除以2的可用的输出分频器，除以-4和除以8的内部VCO

MPC9351是在任2倍，4倍或参考时钟频率的8倍运行。的QA ， QB ， QC和QD输出频率

无论是二分之一，四分之一或选定的VCO频率的八分之一，并且可以使用每个输出组所配置的

FSELA ， FSELB ， FSELC和FSELD引脚。可用的输出到输入频率比是4： 1,2： 1,1： 1,1： 2和

1：4 。该REF_SEL引脚选择差分LVPECL （ PCLK和PCLK ）或LVCMOS兼容的基准输入（ TCLK ）。

该MPC9351还提供被拉至逻辑低状态的静态测试模式时， PLL使能引脚（ PLL_EN ）。在测试模式中，所述

选定的输入参考时钟被直接路由到输出分频器绕过了PLL 。在测试模式用于系统

诊断，测试和调试的目的。此测试模式是完全静态的，最小时钟频率指定不适用。

该输出可以通过拉高OE引脚（高电平状态）被禁用。在PLL模式时，解除OE导致PLL松动

由于锁定到EXT_FB无反馈信号的存在。断言OE将使输出，并关闭锁相环，还

启用PLL恢复到正常操作状态。该MPC9351是完全2.5V和3.3V兼容，无需外部环路

过滤器组件。除了PCLK和PCLK所有的输入接受LVCMOS信号，同时输出提供LVCMOS兼容

有能力的水平来驱动终止50

传输线。对于串联端接的传输线，各

MPC9351输出可驱动一个或两个痕迹给设备1:18有效的扇出。该装置被装在一个7×7平方毫米

32引脚LQFP封装。

FA后缀

LQFP封装

CASE 873A -02

特点

应用信息

在MPC9351的完全集成的PLL允许低偏移输出锁定到一个时钟输入，并具有基本分发

零传播延迟到主板上的多个组件。零延迟缓冲器模式下，PLL相位最小化之间的偏移

的输出和所述参考信号。

06/01

摩托罗拉公司2001年

欲了解更多有关该产品，

REV 1

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飞思卡尔半导体公司

MPC9351

PCLK

TCLK

REF_SEL

Ext_FB

（拉）

REF

（下拉）

PLL

÷2

÷4

÷8

（下拉）

200 - 400兆赫

（拉）

PLL_EN

QC0

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fsela

fselb

fselc

fseld

（下拉）

QC1

QD0

QD1

QD2

QD3

QD4

（下拉）

该MPC9351需要一个外部的RC滤波器的模拟电源引脚VCCA 。详情请参阅应用程序部分。

图1. MPC9351逻辑图

VCCO

GND

QD2

VCCO

QD3

GND

QD4

VCCO

PCLK

QC0

QC1

QD0

QD1

GND

VCCO

GND

TCLK

PLL_EN

REF_SEL

MPC9351

VCCA

fselc

图2.引脚： 32引脚封装引脚

（ TOP VIEW ）

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Ext_FB

fseld

fsela

fselb

时序解决方案

飞思卡尔半导体公司

MPC9351

引脚配置

针

PCLK ， PCLK

TCLK

Ext_FB

REF_SEL

fsela

fselb

fselc

fseld

输入

产量

供应

I / O

TYPE

LVPECL

LVCMOS

VCC

地

差分时钟参考

低压正ECL输入

单端参考时钟信号或测试时钟

反馈信号输入端，连接到QA ， QB ， QC ， QD输出

选择输入参考时钟

输出A分频器选择

输出B分频器选择

输出分频器选择

输出使能/禁用

银行时钟输出

B银行的时钟输出

C银行的时钟输出

银行D时钟输出

为PLL电源正极

对于I / O和内核电源正极

负电源

功能

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QC0 ， QC1

QD0 - QD4

VCCA

VCC

GND

功能表

控制

REF_SEL

PLL_EN

fsela

fselb

fselc

fseld

默认

选择PCLK作为参考时钟

与PLL测试模式禁用。输入时钟是

直接路由到输出分频器

输出启用

QA = VCO

QB = VCO

QC = VCO

QD = VCO

选择TCLK作为参考时钟

使能PLL 。压控振荡器的输出被路由到

输出分频器

输出禁用， PLL环路开放

压控振荡器被强制其最小频率

QA = VCO

QB = VCO

QC = VCO

QD = VCO

绝对最大RATINGSa

符号

VCC

VIN

VOUT

IIN

IOUT

电源电压

直流输入电压

直流输出电压

DC输入电流

直流输出电流

特征

民

-0.3

最大

4.6

VCC+0.3

±20

±50

单位

条件

储存温度

-55

150

°C

一。绝对最大额定值连续的超出这可能会损坏设备的最大值。暴露于这些条件

或超出指定的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作不

暗示。

一般特定网络阳离子

符号

VTT

HBM

CPD

CIN

特征

输出端接电压

ESD（机器型号）

ESD（人体模型）

LATCH -UP

功率耗散电容

200

2000

200

4.0

民

典型值

VCC

最大

单位

条件

每路输出

输入

时序解决方案

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飞思卡尔半导体公司

MPC9351

DC特性

（VCC = 3.3V

5％， TA = -40° 85 ℃）下

符号

VIH

VIL

VPP

VCMRa

VOH

VOL

ZOUT

IIN

ICCA

ICCQ

特征

输入高电压

输入低电压

峰 - 峰值输入电压

共模范围

输出高电压

输出低电压

输出阻抗

输入漏电流

最大PLL电源电流

最大静态电源电流

3.0

14 - 17

±150

5.0

1.0

PCLK ， PCLK

250

1.0

2.4

0.55

0.30

VCC-0.6

民

2.0

典型值

最大

VCC + 0.3

0.8

单位

条件

LVCMOS

LVPECL

IOH = -24单克隆抗体

IOL = 24毫安

IOL = 12毫安

VIN = VCC或GND

VCCA引脚

所有的VCC引脚

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VCMR （直流）的差动输入信号的交叉点。当交叉点是VCMR范围内获得功能性操作

与输入摆动在于将VPP （DC）的规范内。

该MPC9351能够驱动50Ω传输线对这一事件边缘。每路输出驱动器并行1 50Ω端接

传输线到VTT的终止电压。或者，装置可驱动多达2 50Ω串联端接的传输线。

符号

FREF

特征

输入频率

2反馈

4反馈

8反馈

静态测试模式

2 OUTPUT

4输出

8 OUTPUT

民

100

200

100

500

1.2

典型值

最大

200

100

300

400

200

100

1000

VCC-0.9

1.0

+150

+325

150

100 - 200兆赫

50 - 100兆赫

25 - 50 MHz的

47.5

48.75

0.1

52.5

51.75

1.0

2反馈

4反馈

8反馈

9.0 – 20.0

3.0 – 9.5

1.2 – 2.1

8.0

4.0 – 17

1.0

单位

兆赫

-3 dB点的

PLL转移

特征

有效值

0.55 2.4V

LVPECL

0.8 2.0V

PLL锁定

条件

PLL_EN = 1

PLL_EN = 0

AC特性

（VCC = 3.3V

5％， TA = -40° 85 ℃）的

FVCO

FMAX

VCO频率

最大输出频率

FrefDC

VPP

VCMRb

TR ， TF

t()

参考输入占空比

峰 - 峰值输入电压PCLK ， PCLK

共模范围

TCLK输入上升/下降时间

传播延迟（静态相位偏移）

TCLK到EXT_FB

PCLK到EXT_FB

输出至输出扭曲

输出占空比

PCLK ， PCLK

–50

+25

TSK （ O）

TR ， TF

tPLZ ， HZ

tPZL ，ZH

输出上升/下降时间

输出禁止时间

输出使能时间

PLL的闭环带宽

tjit （ CC）

tjit （全）

tjit （ θ ）

TLOCK

周期到周期抖动

4反馈

单路输出频率配置

周期抖动

4反馈

单路输出频率配置

I / O的相位抖动

最大PLL锁定时间

AC特点，适用于50Ω至VTT并行输出端接

VCMR （AC）的差分输入信号的交叉点。当交叉点是VCMR范围内得到正常的交流操作

与输入摆动在于将VPP （AC）的规范内。 VCMR的冲突或VPP影响静态相位偏移T（）。

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时序解决方案

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MPC9351

DC特性

（ VCC = 2.5V

5％， TA = -40° 85 ℃）下

符号

VIH

VIL

VPP

VCMRa

VOH

VOL

ZOUT

IIN

CIN

CPD

ICCA

ICCQ

特征

输入高电压

输入低电压

峰 - 峰值输入电压

共模范围

输出高电压

输出低电压

输出阻抗

输入漏电流

输入电容

功率耗散电容

最大PLL电源电流

最大静态电源电流

4.0

3.0

5.0

1.0

17 - 20

±150

PCLK ， PCLK

250

1.0

1.8

0.6

VCC-0.6

民

1.7

典型值

最大

VCC + 0.3

0.7

单位

条件

LVCMOS

LVPECL

IOH = -15单克隆抗体

IOL = 15毫安

VIN = VCC或GND

每路输出

VCCA引脚

所有的VCC引脚

飞思卡尔半导体公司...

VCMR （直流）的差动输入信号的交叉点。当交叉点是VCMR范围内获得功能性操作

与输入摆动在于将VPP （DC）的规范内。

该MPC9351能够驱动50Ω传输线对这一事件边缘。每路输出驱动一个并行端接50Ω传输线

到VTT的终止电压。或者，装置可驱动多达每输出2 50Ω串联端接的传输线。

AC特性

（ VCC = 2.5V

5％， TA = -40° 85 ℃）的

符号

FREF

特征

输入频率

2反馈

4反馈

8反馈

2 OUTPUT

4输出

8 OUTPUT

民

100

200

100

PCLK ， PCLK

500

1.2

典型值

最大

200

100

400

200

100

1000

VCC-0.6

1.0

+100

+300

150

100 - 200兆赫

50 - 100兆赫

25 - 50 MHz的

47.5

48.75

0.1

52.5

51.75

1.0

2反馈

4反馈

8反馈

4.0 – 15.0

2.0 – 7.0

0.7 – 2.0

8.0

6.0 – 25

1.0

单位

兆赫

-3dB点

PLL转移

特征

有效值

0.6 1.8V

LVPECL

0.7 1.7V

PLL锁定

条件

FVCO

FMAX

VCO频率

最大输出频率

FrefDC

VPP

VCMRb

TR ， TF

t()

参考输入占空比

峰 - 峰值输入电压

共模范围

TCLK输入上升/下降时间

传播延迟（静态相位偏移）

TCLK到EXT_FB

PCLK到EXT_FB

输出至输出扭曲

输出占空比

–100

TSK （ O）

TR ， TF

tPLZ ， HZ

tPZL ，ZH

输出上升/下降时间

输出禁止时间

输出使能时间

PLL的闭环带宽

tjit （ CC）

tjit （全）

tjit （ θ ）

TLOCK

周期到周期抖动

4反馈

单路输出频率配置

周期抖动

4反馈

单路输出频率配置

I / O的相位抖动

最大PLL锁定时间

AC特点，适用于50Ω至VTT并行输出端接

VCMR （AC）的差分输入信号的交叉点。当交叉点是VCMR范围内得到正常的交流操作

与输入摆动在于将VPP （AC）的规范内。 VCMR的冲突或VPP影响静态相位偏移T（）。

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