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飞思卡尔半导体公司

技术参数

MPC9331

启7 ， 1/2005

3.3 V 1 ： 6 LVCMOS时钟PLL

发电机

该MPC9331是3.3 V兼容， 1 ： 6基于PLL的时钟发生器的目标

在中档高性能高性能低偏移时钟分配

电信，网络和计算应用。随着输出频率高达

240 MHz，并且输出偏斜小于150 ps的，该设备可满足大多数的需求

苛刻的时钟应用。的MPC9331指定为温度

范围为0℃至+ 70℃。

特点

1：6的PLL基于低电压时钟发生器

3.3 V电源

产生时钟信号高达240 MHz

150 ps的最大输出偏移

差分LVPECL参考时钟输入

另类LVCMOS PLL的参考时钟输入

内部和外部PLL反馈

支持外部反馈模式零延迟操作

PLL乘以4倍，3倍，2倍， 1倍的基准时钟， 4/ 3倍， 3 /2倍， 2/ 3倍，为x / 2中，x / 3

或x / 4

同步输出时钟停在逻辑低输出消除欠幅脉冲

POWER_DOWN功能降低输出时钟频率

可驱动多达12个时钟线

32引脚LQFP封装

32引脚无铅封装

环境温度范围0 ° C至+ 70°C

内部上电复位

引脚和功能兼容的MPC931

MPC9331

低电压

3.3 V LVCMOS 1 ： 6

时钟发生器

FA后缀

32引脚LQFP封装

CASE 873A -03

AC后缀

32引脚LQFP封装

无铅封装

CASE 873A -03

功能说明

在MPC9331采用PLL技术，频率锁定其输出到输入参考时钟。正常运行

MPC9331需要的内部PLL反馈要么选择或器件输出中的一个的反馈连接

输入关闭外部反馈模式，PLL反馈路径。参考时钟的频率和分频器的反馈

路径确定VCO频率。两者必须被选择，以匹配VCO的频率范围。在外部PLL反馈

构和与可用后的PLL分频器（分频2 ，分频4 ，和分频6）的内部VCO

MPC9331运行在任2倍，4倍， 6倍，8倍，或者是参考时钟频率的12倍。在内部反馈的配置

（除以8 ）内部VCO运行的基准频率的8倍。在QA ， QB ， QC输出银行的频率是

VCO频率的划分，并且可以使用FSELA ， FSELB每个输出组独立配置，和FSELC

引脚中。可用的输出输入频率比是4倍， 3倍， 2倍， 1倍， 4 / 3倍， 3 /2倍， 2 / 3次， X / 2 ， X / 3 ，或x / 4 。

该REF_SEL管脚选择差分LVPECL或LVCMOS兼容输入作为基准的时钟信号。该PLL_EN

控制选择用于测试和诊断PLL旁路配置。在这种结构中，所选择的输入参考时钟是

直接路由到输出分频器绕过PLL 。在PLL旁路是完全静态的，最小时钟频率

说明书和所有其它的PLL的特性并不适用。该输出可以通过拉高禁用（高阻态）

OE / MR引脚。在配置PLL与外部反馈选择时，解除OE / MR使PLL松锁因

失踪的FB_IN反馈信号的存在。断言的OE / MR将使输出，并关闭锁相环，使

在PLL恢复到正常操作状态。的MPC9331输出时钟停止控制允许输出启动和停止

同步逻辑低状态，没有产生潜在的欠幅脉冲的。

该MPC9331是完全3.3 V兼容，无需外部环路滤波器元件。输入（ PCLK除外）接受

除了LVCMOS信号，同时输出提供LVCMOS兼容水平与能力，以驱动端接50

传输线。对于串联端接的传输线，每条的MPC9331输出能够驱动一个或两个迹线给出

设备的1:12的有效扇出。该装置被装在一个7×7毫米

32引脚LQFP封装。

3× 25

PCLK

CCLK

REF_SEL

25k

FB_IN

25k

FB_SEL

25k

PWR_DN

25k

PLL_EN

fsela

fselb

fselc

3× 25

CLK_STOP0

CLK_STOP1

OE / MR

3× 25

上电复位

CLK

停止

QC1

银行

REF

PLL

200 - 480兆赫

VCO

÷1

÷2

QA0

÷2

÷4

÷6

B组

QB0

÷8

CLK

停止

QB1

C银行

QC0

CLK

停止

QA1

图1. MPC9331逻辑图

REF_SEL

FB_SEL

PLL_EN

GND

QB0

QB1

GND

QA1

QA0

fsela

fselb

fselc

GND

QC1

QC0

FB_IN

CLK_STOP1

CLK_STOP0

GND

MPC9331

CC_PLL

CCLK

PCKL

PWR_DN

建议使用外部RC滤波器的模拟V

CC_PLL

电源引脚。详情请参阅应用程序部分。

图2. MPC9331的32引脚封装引脚

（ TOP VIEW ）

MPC9331

高级时钟驱动器设备

飞思卡尔半导体公司

OE / MR

PCKL

表1.引脚配置

针

CCLK

PCLK ， PCLK

FB_IN

FB_SEL

REF_SEL

PWR_DN

fsela

fselb

fselc

PLL_EN

CLK_STOP0-1

OE / MR

QA0-1 ， QB0-1 ， QC0-1

GND

CC_PLL

I / O

输入

产量

供应

TYPE

LVCMOS

LVPECL

LVCMOS

地

PLL参考时钟信号

差分PECL参考时钟信号

PLL反馈信号输入，连接到输出

反馈选择

参考时钟选择

输出频率和功耗下选择

分频器选择银行A输出

分频器选择银行B输出

分频器选择C银行输出

PLL使能/禁止

时钟输出启用/禁用

输出启用/禁用（高阻态三态）和器件复位

时钟输出

负电源（ GND ）

PLL电源正极（模拟电源）。它建议使用外部RC滤波器，用于

模拟电源引脚V

CC_PLL 。

详情请参阅应用部分。

正电源的I / O和内核。所有V

引脚都必须连接到正电源

供应正确操作

功能

表2.功能表

控制

REF_SEL

FB_SEL

默认

PCLK是PLL的参考时钟

8. F内置PLL反馈

VCO

= 8 * f

REF

CCLK是PLL的参考时钟

外部反馈。零延迟操作

启用CCLK或PCLK作为参考

时钟

PLL_EN

与PLL测试模式禁用。参考时钟取代正常操作模式下启用PLL 。

对于内部VCO的输出。 MPC9331是完全静态的，没有

最小频率限制适用。所有的PLL与交流

特点是不适用的。

VCO

1（高输出频率范围）

输出分频器

VCO

2 （低输出频率范围）

输出分频器

PWR_DN

fsela

fselb

fselc

OE / MR

输出禁用（高阻态）和复位

输出启用（激活）

装置。在复位过程中的外部反馈配置下，PLL

反馈回路是开放的。该VCO是绑来的最低频率。

在MPC9331需要经过PLL锁定任何损失复位。损失

当外部反馈路径是可能发生的PLL锁定

打断。复位脉冲的长度应大于

一个参考时钟周期（ CCLK或PCLK ）。复位不

影响PLL锁定在内部反馈结构。

SEE

表3

CLK_STOP [0：1 ]

PWR_DN ， FSELA ， FSELB和FSELC控制操作的PLL频率范围和输入/输出频率比。

SEE

表8

通过

表10

为支持的频率范围和输出到输入频率比。

MPC9331

高级时钟驱动器设备

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表3.时钟输出同步禁用（ CLK_STOP ）功能表

(1)

CLK_STOP0

CLK_STOP1

的Qa [0：1 ]

活跃

停在逻辑L状态

活跃

QB [0：1 ]

停在逻辑L状态

活跃

QC [0：1 ]

停在逻辑L状态

活跃

对于OE / MR = 1 1.输出操作（输出使能）。 OE / MR = 0将禁用（高阻态）无关CLK_STOP所有输出[ 0 ： 1 ] 。

表4.一般特定网络阳离子

符号

HBM

特征

输出端接电压

ESD保护（机器型号）

ESD保护（人体模型）

闭锁抗扰度

功率耗散电容

输入电容

200

2000

200

4.0

民

典型值

最大

单位

每路输出

输入

条件

表5.绝对最大额定值

(1)

符号

OUT

电源电压

直流输入电压

直流输出电压

DC输入电流

直流输出电流

储存温度

–65

特征

民

–0.3

最大

3.9

+ 0.3

±20

±50

125

单位

°C

条件

1.绝对最大额定值连续超出其可能会损坏设备的最大值。暴露于这些

条件或条件以外的指示可能器件的可靠性产生不利影响。在绝对最大额定值的功能操作

条件是不是暗示。

表6.直流特性

= 3.3 V

5%, T

= 0 ° C至70° C）

符号

CMR(1)

OUT

CC_PLL

CCQ

特征

输入高电压

输入低电压

峰 - 峰值输入电压

共模范围

输出高电压

输出低电压

输出阻抗

输入电流

(3)

最大PLL电源电流

最大静态电源电流

(4)

8.0

14 – 17

±200

PCLK ， PCLK

250

1.0

2.4

0.55

0.30

– 0.6

民

2.0

典型值

最大

+ 0.3

0.8

单位

= V

或GND

CC_PLL

针

所有V

引脚

条件

LVCMOS

LVPECL

= -24毫安

(2)

= 24毫安

= 12毫安

1. V

CMR

（直流）的差分输入信号的交叉点。当交叉点是V内获得功能性操作

CMR

范围

与输入摆幅在于内伏

（DC）的规范。

2. MPC9331能够驱动50

在入射边的传输线。每路输出驱动一个50

并行端接

传输线V的终止电压

。或者，装置可驱动多达2 50

串联端接的传输线。

3.输入上拉下来或影响输入电流上拉电阻。

4. OE / MR = 0 （高阻态输出）。

MPC9331

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表7. AC特性

= 3.3V

5%, T

= 0 ° C至70° C）

(1)

符号

REF

特征

输入参考频率

PLL模式，外部反馈

÷2

反馈

÷4

反馈

÷6

反馈

÷8

反馈

÷12

反馈

（ ÷ 8反馈）

民

100.0

50.0

33.3

25.0

16.67

25.0

200

÷2

产量

÷4

产量

÷6

产量

÷8

产量

÷12

产量

PCLK ， PCLK

100.0

50.0

33.3

25.0

16.67

400

1.2

2.0

1.0

CCLK到FB_IN

(7)

PCLK到FB_IN

(7)

CCLK或PCLK到FB_IN

(8)

–250

–180

–3.0

–130

–30

–50

+120

+3.0

150

(T÷2)–500

0.1

T÷2

(T÷2)+500

1.0

8.0

200

125

RMS （ 1

σ)

4反馈

6反馈

8反馈

÷12

反馈

2.0–8.0

1.2–4.0

1.0–3.0

0.7–2.0

典型值

最大

240.0

120.0

80.0

60.0

40.0

60.0

240

480

240.0

120.0

80.0

60.0

40.0

1000

– 0.9

单位

兆赫

0.55 2.4 V

0.8至2.0V

FB_SEL = 1

和PLL锁定

PLL锁定

条件

PLL锁定

PLL模式，内部反馈

输入参考频率的PLL旁路模式

(2)

VCO

最大

VCO锁定频率范围

(3)

输出频率

CMR(4)

PW ， MIN

, t

()

峰 - 峰值输入电压

共模范围

输入指令脉冲宽度

(5)

CCLK输入上升/下降时间

(6)

传播延迟

（静态相位偏移）

输出至输出扭曲

输出占空比

(9)

输出上升/下降时间

输出禁止时间

输出使能时间

周期到周期抖动

(10)

周期抖动

I / O的相位抖动

PLL的闭环带宽

(11)

PLL模式，外部反馈

LVPECL

SK （ O）

, t

PLZ ， HZ

PZL ， LZ

JIT （ CC ）

JIT （ PER ）

JIT （ φ ）

LOCK

10.

11.

最大PLL锁定时间

AC特点，适用于50个并行输出端接

到V

在旁路模式中， MPC9331将输入的基准时钟。

输入频率f

REF

必须与VCO的频率范围内的反馈分压比FB分为：F

REF

= f

VCO

FB 。

CMR

交流（AC）的差分输入信号的交叉点。当交叉点是V内获得正常交流操作

CMR

范围

与输入摆幅在于内伏

（ AC）特定连接的阳离子。违反第五

CMR

或V

影响静态相位偏移吨

()

计算的基准占空比限制：直流

REF ，分

= t

PW ， MIN

REF

100％和直流

REF ，最大

= 100％ - 直流

REF ，分

的MPC9331将与输入上升/下降时间可达3.0纳秒，但AC特性操作，具体吨

()

, t

PW ， MIN

， DC和f

最大

只能

如果T保证

, t

在指定范围内。

有效的数据对于f

REF

= 50 MHz和一个PLL反馈

÷8

（例如QAx连接FB_IN和FSELA = 1， PWR_DN = 1）。

数据有效期为16.67兆赫< F

REF

< 100 MHz和任何反馈分频器组成。吨

SK （ O）

[S ] = T

SK （ O）

[°]

REF

360°).

输出占空比为DC = （0.5

500 PS

OUT

)

的100％。（例如直流范围在f

OUT

= 100MHz的是45％ <直流< 55％）。

在所有输出

÷4

分频器的配置。

-3 dB点的PLL传输特性。

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