概观
包含再加上高性能的CMOS技术的许多新功能,提供显著
性能改进的MPC565 。
在MPC5500系列的MPC5553有两个层次的存储层次。最快的访问是对
8 KB的统一高速缓存。层次结构中的下一层含有64千字节的片上的内部SRAM
和1.5兆字节的内部闪存。内部SRAM和闪存可以保存指令和
数据。外部总线接口被设计为支持大多数的与所用的标准存储器
MPC5XX家庭。
的MPC5500系列的复杂的输入/输出定时功能由一个增强的时间进行
处理器单元发动机(的eTPU ) 。该发动机的eTPU控制32硬件通道。该的eTPU一直
通过提供24位定时器,双动硬件通道,可变数目的加强了对TPU
每个通道,角度时钟硬件,和附加的控制和算术运算指令的参数。该
的eTPU可以使用高级编程语言来编程。
的MPC5500系列的较不复杂的定时器功能是由增强的模块化进行
输入/输出系统( eMIOS ) 。该eMIOS '24的硬件信道能够单动,
双动,脉冲宽度调制( PWM)和模数计数器的操作。电机控制
功能包括边沿对齐和中心对齐的PWM 。
片外的通信是由一组串行协议包括控制器区域网络进行
( FlexCANs ),增强deserial /串行外设接口( DSPI ) ,以及增强型串行通信
接口( eSCIs ) 。通过硬件序列化和反序列化的DSPIs支撑销减
计时器通道和通用输入/输出(GPIO )信号。
的MPC5553的MCU有一个片上40通道增强的排队双模拟到数字转换器
( eQADC ) 。
该系统集成单元( SIU )执行几个芯片级的配置功能。键盘配置
和通用输入和输出(GPIO )从柱的控制。外部中断和复位
控制也由柱来确定。内部多路复用器子模块( SIU_DISR )提供
复eQADC的触发源,菊花链的DSPIs和外部中断信号
复用。
快速以太网(FEC)模块是基于RISC的控制器,同时支持10和100 Mbps
以太网/ IEEE 802.3网络,并且是用三种不同的标准的MAC (媒体访问兼容
控制器)的PHY (物理)接口连接到外部以太网总线。 FEC的支持10
100Mbps的MII (媒体独立接口),和10 Mbps的只用7线接口,这
使用MII信号的一个子集。的高位16位的32位外部总线接口(EBI )的用于
连接到外部以太网设备。该FEC包含内置的发送和接收消息FIFO和
DMA支持。
MPC5553单片机数据手册,第2.0
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飞思卡尔半导体公司