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对于通信设备
MN195902
数字信号处理器的图像编解码器
概观
该MN195902是一个高速,可编程数字
基于矢量流水线架构信号处理器
用于图像处理的应用程序。它集成了许多
功能使其非常适用于高效率的编码和
还是解码和应用移动图片
涉及的传输,存储和检索
图像。
特点
通过简单地进行复杂的处理灵活的支持
重写其内部程序存储器中的内容
内置在专用硬件中的有效图像
编解码器,包括
离散余弦变换( DCT )转换器
二维地址发生器
建筑学链接内部存储器,一个常规 -
目的运算单元,专用运算单元,并
与管道,以更好地支持其他组件
向量的计算,乘法和累加,并
其他关键的图像处理操作
ITU-T的H.261编码的QCIF尺寸( 176
×
144)
每秒或更高的15帧的解码速率
应用
基于图像的通信:
运动图像可视电话,视频
会议系统,有线电视
系统,图像局域网,远程监控
系统等。
图像存储和检索:
电子静像相机,光盘的文件,
图像数据库等
多媒体电脑
MN195902
引脚分配
对于通信设备
D2[9]
D2[8]
V
DD3
V
SS3
D2[7]
D2[6]
D2[5]
D2[4]
D2[3]
D2[2]
D2[1]
D2[0]
V
DD2
V
SS2
D1[15]
D1[14]
D1[13]
D1[12]
D1[11]
D1[10]
D1[9]
D1[8]
D1[7]
D1[6]
V
DD1
V
SS1
D1[5]
D1[4]
D1[3]
D1[2]
D1[1]
D1[0]
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
XSIEMP
SIRClk
S1
XSOBSY
SOWCLK
S0
V
DD5
V
SS5
P0[7]
P0[6]
P0[5]
P0[4]
P0[3]
P0[2]
P0[1]
P0[0]
P0[7]
P0[6]
P0[5]
P0[4]
P0[3]
P0[2]
P0[1]
P0[0]
V
DD4
V
SS4
D2[15]
D2[14]
D2[13]
D2[12]
D2[11]
D2[10]
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
SPCLK
TEST0
TEST1
DRMODE0
DRMODE1
V
SS6
V
DD6
XWCS
XSRE
ST1
ST2
XHLD / RUN
XRST
XCS
XSWE
DRMODE2
V
SS7
SCLK
V
DD7
X801
X802
XRESEN1
XRESEN2
XOE1
XOE2
XWE1
XWE2
TEST2
TEST3
V
DDH
XCAS1
XCAS2
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
XRAS1
XRAS2
V
SS8
V
DD8
A1[0]
A1[1]
A1[2]
A1[3]
A1[4]
A1[5]
A1[6]
A1[7]
A1[8]
A1[9]
V
SS9
V
DD9
A1[10]
A1[11]
A2[0]
A2[1]
A2[2]
A2[3]
A2[4]
A2[5]
A2[6]
A2[7]
A2[8]
A2[9]
V
SS10
V
DD10
A2[10]
A2[11]
LQFP128-P-1818
对于通信设备
向量流水线处理实例
MN195902
P指令
SAG
国内
内存
国内
内存
国内
内存
SAG
SAG
QP指令
SAG
国内
内存
SFT
REG
SFT
REG
SFT
REG
SFT
REG
管道运算单元
管道运算单元
REG
SFT
REG
添加
国内
内存
SAG
REG
SFT
国内
内存
SAG
Q指令
SAG
SAG
国内
内存
国内
内存
SFT
REG
SFT
REG
管道运算单元
REG
添加
REG
MN195902
框图
对于通信设备
D1
A1
D2
SAG
SAG
SAG
SAG
A2
DRAM IF
SAG
BM1
1Kwd
BM2
1Kwd
DM
1Kwd
EALU
MPY
CTL
节目
CTL
IRAM
2Kwd
FREG
16wd
REG
DCT
FLT
SIO
SIO
PIO
PIO
REG
SAG
BM1
BM2
DM
IRAM , IROM
FREG0 15
EALU
二维地址发生器
内部存储器( 1024
×
16比特)
指令存储器( 2048
×
16比特)
指令存储器( 2048
×
16比特)
指令存储器( 2048
×
32位)
通用寄存器
运算单元
MPY
DCT
FLT
SIO
PIO
倍增器
累加器
离散余弦变换转换器
滤波器
串行接口
并行接口
对于通信设备
引脚说明
PIN号
15至24 ,
27 32
47 48,
51 60
71
73
77
64
66
75
123至128 ,
1,2, 512
33, 34,
37 46
70
72
76
63
65
74
79
96
85
83
82
88
84
87
86
102
101
100
99
98
97
105至112
113 120
81, 92, 93
XWE2
XOE2
XBO2
XRAS2
XCAS2
XRFSEN2
SCLK
SPCLK
XHLD / RUN
XCS
XSWE
XSRE
XRST
ST1
ST2
SO
SOWCLK
XSOBSY
SI
SIRClk
XSIEMP
PO ( 7 : 0 )
PI ( 7 : 0 )
DRMODE (2 :0)
V
dd
V
DDH
V
ss
O / Z
O / Z
O
O / Z
O / Z
I
I
I
I
I
I
I
I
O
O
O / Z
O / Z
I
I
O / Z
I
O
I
I
I
I
I
外部存储器写入控制输出(负逻辑)
外部存储器读出的控制输出(负逻辑)
A2 (11:0)
O / Z
XWE1
XOE1
XBO1
XRAS1
XCAS1
XRFSEN1
D2 (15:0)
O / Z
O / Z
O
O / Z
O / Z
I
I / O / Z
外部存储器写入控制输出(负逻辑)
外部存储器读出的控制输出(负逻辑)
A1 (11:0)
I / O / Z
符号
D1 (15:0)
I / O
I / O / Z
MN195902
功能说明
对于数据传输,并从外部存储器的数据总线(EM1 )
地址总线传输数据和从外部存储器( EM1 )
外部存储器周期占用总线控制输出(负逻辑)
外部存储器的行地址选通输出(负逻辑)
外部存储器的行地址选通输出(负逻辑)
外部存储器刷新使能信号(负逻辑)
数据传输和从外部存储器数据总线( EM2 )
地址总线传输数据和从外部存储器( EM2 )
外部存储器周期占用总线控制输出(负逻辑)
外部存储器的行地址选通输出(负逻辑)
外部存储器的行地址选通输出(负逻辑)
外部存储器刷新使能信号(负逻辑)
系统时钟输入
串口时钟输入
经营模式转换控制输入
片选输入(负逻辑)
内部存储器写使能输入保持/从模式(负输入)
内部存储器的读使能输入保持/从模式(负输入)
复位输入端(负输入端)
工作状态输出
工作状态输出
串行输出端口数据
串行输出端口外部写使能输出
串行输出端口的外部忙输入(负逻辑)
串行端口的数据
串行端口外部读使能输出
串行端口外接外部空输入(负逻辑)
并行输出端口数据总线( PO7是MSB )
并行端口数据总线( PI7是MSB )
外部DRAM模式控制输入
电源引脚
电源引脚
电源引脚
3.3[V]
5.0 V
dd
[V]
0 [V]
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    联系人:杨小姐
    地址:深圳市福田区振兴路156号上步工业区405栋3层

    MN195902
    -
    -
    -
    -
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电话:13910052844(微信同步)
联系人:刘先生
地址:北京市海淀区增光路27号2-1-1102
MN195902
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