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摩托罗拉

半导体技术资料

订购此文件

通过MCM72FB8ML / D

超前信息

256K X 72位BurstRAM

多芯片模块

在256K X 72多芯片模块采用四4M比特的同步快速静态RAM

目的是提供一个可破裂的，高性能，二级高速缓存的

的PowerPC 和其它高性能的微处理器。它是作为

256K字的每个72位。该器件集成了输入寄存器，输出稳压

存器（仅MCM72PB8ML ），一个2比特的地址计数器和高速SRAM的上

一个单片电路，减少零件在高速缓存中的数据RAM计数的应用

系统蒸发散。同步设计允许通过使用一个外部的精确周期控制

内部时钟（ K）。的BiCMOS电路，降低了整体功耗

集成功能，提高可靠性。

地址（ SA），数据输入（ DQX ），并且除了输出所有的控制信号

使能（G）和线性脉冲串顺序（LBO ）的时钟（K）控制通过正性

边沿触发的同相寄存器。

连发可以与任何ADSP ADSC或输入引脚启动。随后爆

地址可以在内部产生（突发序列操作中的直链或

交错模式取决于LBO的状态），并控制由脉冲串

地址前进（ ADV ）输入引脚。

写周期是内部自定时的通过的上升沿发起

时钟（ K）的输入。这个特性消除了复杂的片写脉冲的产生

并且提供了用于输入信号增加的定时的灵活性。

同步字节写（ SBX ），全球同步写（ SGW ），和同步的

理性写使能（SW）被提供给允许写入任一单个字节或

到所有的字节。的8个字节被指定为“a”到“h”的。 SBa型控制DQA ，

SBB控制DQB等，如果所选的字节写入SBX单个字节写入

被认定与西南。所有字节写入如果任SGW断言或者全部SBX

和SW断言。

该模块可以被配置为以流水线或流通的SRAM 。

对于读周期，流水线SRAM的输出数据暂时由边沿存储

触发输出寄存器，然后被释放到输出缓冲器的下一次上升

时钟的边缘（K）。流通SRAM的输出允许简单地自由流动，从

存储器阵列。

多芯片模块可工作在3.3 V核心供电，所有输出

运行在一个独立的2.5 V或3.3 V电源。所有的输入和输出

JEDEC标准JESD8-5兼容。

3.3 V + 10 ％， - 5％的内核电源， 2.5 V或3.3 V的I / O电源

ADSP ， ADSC和ADV突发控制引脚

选管道或流通（速度保证在模块是

通过适当的型号购买）

可选的突发排序顺序（线性/交织）

单周期取消时序

内部自定时写周期

字节写和全局写控制

JEDEC BGA引脚分配

MCM72FB8ML

MCM72PB8ML

多芯片模块

PBGA

CASE 1103B -01

针A1

迹象

（角无

基准）

顶视图

针A1

底部视图

迹象

（角落（图纸不按比例）

基准）

在PowerPC是IBM公司，经许可使用的商标。

本文件包含的新产品信息。在此说明和信息，如有变更，恕不另行通知。

REV 1

7/30/97

摩托罗拉1997年公司

摩托罗拉快速SRAM

MCM72FB8ML

MCM72PB8ML

256K X 72四个芯片模块框图

MCM69P/F819DC*

SA2 - SA17

SA0

SA1

DQ0 - DQ8

ADSP

ADSC

ADV

DQ9 - DQ17

SE1

SE2

SE3

LBO

SGW

MCM69P/F819DC*

SA2 - SA17

SA0

SA1

DQ0 - DQ8

ADSP

ADSC

ADV

DQ9 - DQ17

SE1

SE2

SE3

LBO

SGW

MCM69P/F819DC*

SA2 - SA17

SA0

SA1

DQ0 - DQ8

ADSP

ADSC

ADV

DQ9 - DQ17

SE1

SE2

SE3

LBO

SGW

MCM69P/F819DC*

SA2 - SA17

SA0

SA1

DQ0 - DQ8

ADSP

ADSC

ADV

DQ9 - DQ17

SE1

SE2

SE3

LBO

SGW

·摩托罗拉TrueDie设备。

SA2 - SA17

SA0

SA1

ADSP

ADSC

ADV

SE1

SE2

SE3

LBO

SGW

SBA

DQA

SBB

DQB

SBC

DQC

SBD

DQD

SBE

DQE

SBF

DQF

SBG

DQG

SBH

DQH

MCM72FB8ML

MCM72PB8ML

摩托罗拉快速SRAM

引脚分配

DQE

DQF

DQG

DQH

SA0

DQA

DQH

VDDQ VDD

LBO

VSS

VDD

VDDQ DQA

DQA

VDDQ VDDQ SA1 VDDQ

FT VDDQ

DQG

DQH

VDDQ VSS

VDDQ VDD

VSS

VDD

VDDQ DQB

VDDQ DQA

DQB

DQF

SBF

DQG

DQF VDDQ VDD

DQF VDDQ VSS

DQF

SBG

DQG

SBE

SBH

VSS

VDD VDDQ DQC

VSS VDDQ

VSS

SBD

SBA

DQC

SBB

DQB

DQC

SBC

DQB

DQF

DQF VDDQ VDD

VSS VSS ADSC

VSS

ADSP

VSS

VDD

VDDQ DQC

DQD

DQC

DQE

SE1

DQD

SE2 VDDQ VDDQ SGW VDDQ VDDQ SE3

VSS

ADV

VSS

DQE VDDQ VDD

VDD VDDQ DQD

顶视图

256K X 72 JEDEC四个芯片模块

209 BUMP PBGA

不按比例

摩托罗拉快速SRAM

MCM72FB8ML

MCM72PB8ML

引脚说明

引脚位置

E10

符号

ADSC

TYPE

输入

描述

同步地址状态控制器：低电平有效，任何中断

持续的爆发和锁存新的外部地址。用于引发

READ，WRITE或芯片取消循环。

同步地址状态处理器：低有效，任何中断

持续的爆发和锁存新的外部地址。用于引发

READ，WRITE或芯片取消周期（例外 - 芯片取消

当ADSP被断言，不会发生与SE1为高）。

同步推进地址：地址递增计数

根据选择的计数器类型（线性/交织）。

同步数据的I / O ： “ x”指的字节被读取或写入

（字节A，B ， C，D ， E，F ， G，H ）。

F10

ADSP

输入

D10

（一） R14 ， T14 ， T15 ， U14 ， U15 ， V14 ， V15 ，

W14, W15

（二） L14 ， L15 ，M14 ， M15 ， N14 ， N15 ，P14，

P15 ， R15

（三） E14 ， F14 ， F15 ， G14 ， G15 ， H14 ， H15 ，

J14, J15

（四） A14， A15， B14 ， B15 ，C14， C15 ，D14，

D15 ， E15

（五） A5，A6 ，B5，B6 ，C5，C6 ，D5，D6 ，E5

（六） E6， F5，F6 ，G5 ，G6， H5，H6 ， J5，J6

（克） L5，L6 ，M5，M6 ，N5 ， N6 ，P5，P6 ，R5

（八）R 6， T5，T6， U5 ， U6 ， V5，V6， W5，W6

U13

ADV

DQX

输入

I / O

输入

流过输入：此引脚必须保持在稳定状态（这

信号，未注册或锁定）。它必须连接到高电平或低电平。

低 - 流通模式。

高 - 管道模式。

异步输出使能。

时钟：这个信号寄存器的地址，数据和控制所有

除G， LBO和FT信号。

线性突发顺序输入：此引脚必须保持在稳定状态（这

讯号未注册或锁定）。它必须连接到高电平或低电平。

低 - 线性突发计数器（ 68K / PowerPC等）。

高 - 交错突发计数器（ 486 / 1960 /奔腾）。

同步地址输入：这些引脚必须连接到两个

地址总线进行适当突发操作的位。这些输入

注册和必须满足建立和保持时间。

同步地址输入：这些输入注册和必备

满足建立和保持时间。

同步字节写输入： “ x”指的字节被写入

（字节A，B ， C，D ， E，F ， G，H ）。 SGW覆盖SBX 。

同步芯片使能：低电平有效使能芯片。

否定高块ADSP或取消选择芯片时是ADSC

断言。

同步芯片使能：高有效的深度扩展。

同步芯片使能：低电平有效的深度扩展。

全球同步写：此信号写入的所有字节，无论

的SBX和SW信号的状态。如果只有一个字节的写信号SBX

正在使用，配合该引脚为高电平。

同步写：该信号只写那些具有字节

使用字节写SBX引脚被选中。如果只写一个字节

SBX正在使用的信号，此引脚低电平。

核心供电。

I / O电源。

B10

R10

LBO

输入

U10 ， V10

SA1 ， SA0

输入

A7， A8，A9 ，A11，A12 ，A13， B7，B8 ，B9，

B11 ， B12 ， B13 ， V8 ， V9 ， V11 ， V12

L13 ， K14 ， K15 ， J13 ， J7 ， K5 ， K6 ， L7

（一）（二）（三）（四）（五）（六）（七）（八）

A10

SA2 - SA17

SBX

SE1

输入

C13

C10

SE2

SE3

SGW

输入

T10

输入

D8 ， D12 ， E8 ， E12 ， F8 ， F12 ， G8 ，

G12 ，N8 ， N12 ，P8 ，P12， R8，R12 ，T8， T12的

C8，C9 ， C11，C12 ，D7， D13 ，E7，

E13 ， F7 ， F13 ， G7 ， G13 ， H7 ， H13 ，

M7 ， M13 ，N7， N13 ，P7， P13 ，R7

R13， T7 ，T13， U8， U9 ， U11， U12

VDD

VDDQ

供应

MCM72FB8ML

MCM72PB8ML

摩托罗拉快速SRAM

引脚说明

（续）

引脚位置

D9 ， D11 ， E9 ， E11 ， F9 ， F11 ， G9 - G11 ，

H8 - H12 ， J8 - J12 ， K8 - K12 ， L8 - L12 ，

M8 - M12， N9 - N11 ，P9， P11中，R 9 ，R 11 ，

T9, T11

K7 ，K13 ，P10 ，V7， V13 ， W7 - W13

符号

VSS

TYPE

供应

地面上。

描述

—

无连接：有芯片的连接。

真值表

（见注1至5）

下一个周期

DESELECT

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继续写

挂起写

地址

二手

无

外

当前

外

当前

SE1

SE2

SE3

ADSP

ADSC

ADV

DQX

高-Z

写2,4

读

写

注意事项：

1， X =无关。 1 =逻辑高电平。 0 =逻辑低。

2.写被定义为1）任何SBX和SW低或2）的SGW低。

3. G是一个异步信号而不是由时钟K.G。驱动总线立即（ tGLQX ）以下G变低采样。

4.按照读周期是写入周期，G之前，必须写周期的开始被否定，以确保正确的写数据准备时间。摹绝

也保持在完成写周期的否定，以确保正确的写数据保持时间。

5.本读假设RAM以前取消。

线性突发地址表

（ LBO = VSS ）

第一个地址（外部）

X . . . X00

X . . . X01

X . . . X10

X . . . X11

第二个地址（内部）

X . . . X01

X . . . X10

X . . . X11

X . . . X00

3地址（内部）

X . . . X10

X . . . X11

X . . . X00

X . . . X01

第四地址（内部）

X . . . X11

X . . . X00

X . . . X01

X . . . X10

交错突发地址表

（ LBO = VDD ）

第一个地址（外部）

X . . . X00

X . . . X01

X . . . X10

X . . . X11

第二个地址（内部）

X . . . X01

X . . . X00

X . . . X11

X . . . X10

3地址（内部）

X . . . X10

X . . . X11

X . . . X00

X . . . X01

第四地址（内部）

X . . . X11

X . . . X10

X . . . X01

X . . . X00

摩托罗拉快速SRAM

MCM72FB8ML

MCM72PB8ML