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摩托罗拉

半导体技术资料

高频时钟发生器

的MC12439是针对通用合成时钟源

应用中要求的串行和并行接口。其内部

压控振荡器将一个频率范围内工作在400 800MHz的。该

差分PECL输出可被构造为VCO频率

由1 ，2，4 ，或8，划分随着配置用于将压控振荡器的输出

次数加1，并用16.66MHz外部石英晶体用于

提供参考频率时，输出频率可以在被指定

16.66MHz几步之遥。

MC12439

高频锁相环

时钟发生器

50 800MHz的差分PECL输出

±25ps

典型的峰 - 峰值输出抖动

最小频率过冲

合成架构

串行3线接口

用于上电并行接口

石英晶体界面

28引脚PLCC封装

从3.3V或5.0V电源供电

FN后缀

28引脚PLCC封装

CASE 776-02

功能说明

内部振荡器使用外部石英晶体作为其频率基准的基础。基准电压源的输出

振荡器被直接发送到相位检测器。用16.66MHz晶体，这提供16.66MHz的参考频率。

虽然此数据表只说明了一个16MHz的和16.66MHz晶振，在10-20MHz范围内的任何水晶的功能可以

被使用。除了晶体，一个LVCMOS的输入也可以被用作PLL的参考。参考经由所选择的

XTAL_SEL输入引脚。

在PLL中的VCO工作在800MHz的范围内400 。其输出通过由任一构成的分压器按比例

串行或并行接口。该环路除法器的输出也被加到相位检测器。

鉴相器和环路滤波器试图迫使VCO输出频率为M倍的基准频率

调整VCO控制电压。需要注意的是对于M （过高或过低），PLL将起不到环锁的一些值。

该VCO的输出也通过一个输出分频被发送到的PECL输出驱动器之前。此输出分频器

是在通过串行或并行接口的配置，并且可以提供四个分频比1 （1， 2，4，或8）。这

分频器延伸部分的性能，同时提供一个占空比为50％。

输出驱动器从输出分频器采用差分驱动，并能够驱动一对传输线终止

在50Ω至VCC - 2.0 。

构造逻辑有两部分：串联和并联。并行接口使用的值在M [ 6：0]和N [1 ：0]的

输入配置内部计数器。通常情况下，在系统复位时， P_LOAD输入保持低电平直到电源后一段时间

变为有效。在P_LOAD的低到高的跳变，并行输入被捕获。并行接口的优先级

通过串行接口。被设置在M个内部上拉电阻[6：0 ]和N [ 1：0]的输入，以减少元件数

应用的芯片。

在一个12位的移位寄存器的串行接口中心。移位寄存器移位每S_CLOCK输入的上升沿一次。

串行输入S-DATA必须满足设置和在本文件的交流特性部分指定举行时间。该

配置锁存器将捕获的S_LOAD输入的高到低的边缘移位寄存器的值。见

有关更多信息，编程部分。

在测试输出反映的各种内部节点的值，并且由T [ 2：0]来控制比特的串行数据流中。见

有关更多信息，编程部分。

该PWR_DOWN针，断言时，将同步划分FOUT由16掉电序列的时钟由

PLL参考时钟，从而使频率降低到发生相对缓慢。在去断言

PWR_DOWN引脚时， FOUT投入将逐步回升至其编程的频率在四个离散增量。

1/97

摩托罗拉1997年公司

REV 3

MC12439

VCC

S_CLOCK

S-DATA

S_LOAD

PLL -VCC

PWR_DOWN

FREF_EXT

XTAL1

XTAL2

M[1]

M[2]

M[3]

FOUT

FOUT GND

VCC

TEST GND

N[1]

N[0]

XTAL_SEL

M[6]

输入

M[5]

M[4]

PWR_DOWN

XTAL_SEL

FOUT

FREF_EXT

残

FOUT/16

XTAL

启用

N[1:0]

输出部

OE P_LOAD M [ 0 ]

图1. 28引脚引脚

（ TOP VIEW ）

引脚说明

引脚名称

输入

XTAL1 ， XTAL2

S_LOAD

—

诠释。下拉

这些销形成一个振荡器，当连接到外部串联谐振晶体。

该引脚载入配置锁存器与所述移位寄存器的内容。锁存器将

当该信号为高电平透明的，因此数据必须稳定在高至低跳变

S_LOAD正常运行。

该引脚用作输入到串行配置的移位寄存器中的数据。

该引脚用于时钟串行配置的移位寄存器。从S-DATA数据采样的上升

边缘。

此引脚加载配置锁存器的并行输入.The锁存器将内容

当该信号为低电平，从而将并行数据必须是稳定的低到高的跳变透明

的P_LOAD正常运行。

这些引脚用来配置PLL环路分频器。他们被采样到低到高的转变

的P_LOAD 。 M [ 6]是MSB中，M [0]是LSB 。

这些引脚用来配置输出分频系数。它们被采样到低电平到高

P_LOAD的过渡。

高电平输出使能。

TYPE

功能

S-DATA

S_CLOCK

P_LOAD

诠释。下拉

诠释。上拉

M[6:0]

N[1:0]

输出

FOUT ， FOUT

TEST

动力

VCC

PLL_VCC

GND

其他

PWR_DOWN

FREF_EXT

XTAL_SEL

诠释。上拉

—

这些差分正参考电致化学发光信号（ PECL ）是合成器的输出。

该输出的功能由串行配置位确定[2：0 ] 。

—

这是正电源的芯片，并且被连接到+ 3.3V或5.0V （ Vcc = PLL_VCC ）。

这是正电源为PLL ，并且应尽可能无噪声尽可能低抖动的操作。这

电源连接到+ 3.3V或5.0V （ VCC = PLL_VCC ）。

这些引脚是负电源的芯片，并且通常都连接到地。

诠释。下拉

诠释。上拉

LVCMOS的输入，它迫使FOUT输出由16的一个因子同步地降低它的频率。

LVCMOS输入可以用作PLL的参考频率。

LVCMOS输入的XTAL和FREF_EXT PLL参考输入之间进行选择。高一的选择

XTAL输入。

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时序解决方案

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MC12439

XTAL_SEL

PWR_DOWN

PLL_VCC

16.66MHz

相

探测器

VCO

XTAL1

OSC

XTAL2

7位DIV M

计数器

DIV

(1, 2, 4, 8)

FOUT

掉电

3.3或5.0V

VCC0

3.3或5.0V

FREF_EXT

400–800

兆赫

LATCH

TEST

S_LOAD

P_LOAD

VCC1

3.3或5.0V

M[6:0]

17, 18

N[1:0]

22, 19

LATCH

S-DATA

S_CLOCK

7位SR

2位的SR

3位的SR

图2 MC12439框图

编程接口

对器件编程达正确配置

内部分隔，以产生在所要求的频率

输出。输出频率可以通过此由下式表示

公式：

FOUT =值为fXTAL ×m个

(1)

FOUT = 16M ， FOUT = 8M ，

FOUT = 4M和FOUT = 2M

25 < M < 50

用户可以识别正确的M和N的值的

期望的频率从上述等式。四个输出

由N个成立的频率范围为400-800MHz ，

200-400MHz ， 100-200MHz分别和50-100MHz 。

从这些范围内的用户将建立N的值

所需的，男的，则该值可以基于计算出的

相应的公式上面。例如，如果一个输出

384MHz的频率所需的以下步骤将

取，以确定合适的M和N的值。 384MHz

落在频率范围内的2以便为N的N值设置内

[1：0 ] = 00，对于N = 2 FOUT = 8M和M = FOUT

因此， M = 384

8 = 48，那么M [ 8 ：0] = 0110000 。

比16MHz的设定等输入参考频率

适当的方程式可以推导出，从式（1）。

对于计算机应用的另一个有用的频率基地

是16.666MHz 。从该基准可以产生

在33.333MHz的倍数家庭的输出频率

PCI时钟。作为一个例子，以产生533.333MHz时钟

凡值为fXTAL是晶体频率， M是循环分

模量，和N是输出分频器模量。应注意的是

可以选择的M值，使得在PLL无法

实现循环锁定。为了避免这种情况，始终确保M是

选择为25

≤

50 16MHz的输入参考。

对于超过16MHz的其他输入引用文件，其有效的M值

可以从400-800MHz的有效VCO的范围来计算。

假设一个16MHz的参考频率使用的

上述公式简化为：

FOUT = 16 ×M的

代的4值N（ 1，2， 4，8 ），得到：

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MC12439

从16.666MHz参考下面的M和N的值

将用于：

FOUT = 16.666 ×M的

设N = 1， M = 533.333

16.666 = 32

对于M值落在锁相环稳定性设定的限制内

(400÷16.666

≤

800÷16.666; 24

≤

48），因此

N [ 1： 0] = 11和M [6：0 } = 0100000.如果M的值落在

的有效范围之外的不同的N值将是

选择以尝试移动M在适当的方向。

所述M和N的计数器可以被加载或者通过一

并行或串行接口。并行接口进行控制

通过P_LOAD信号，使得从低到高的过渡

将锁存的M当前的信息[6：0 ]和N [1 ：0]的

投入的M和N计数器。当P_LOAD信号

低输入锁存器将是透明的，任何改变

的M [6：0 ]和N [ 1：0]输入，将影响FOUT输出

对。要使用串行端口S_CLOCK信号采样

在S-DATA线并将其加载到一个12位的移位信息

串行加载操作的功能。测试寄存器被加载

与第3位时，N寄存器以下两

M寄存器的最后八位数据streeam上

在S-DATA输入。对每个寄存器的最显著位

首先加载（ T2 ， N1和M6 ）。在S_LOAD引脚上的脉冲

后移位寄存器满载意志为转移的鸿沟

值代入计数器。该高到低过渡

S_LOAD输入锁存器将新的鸿沟值代入

计数器。无标记示出了用于两者的时序图

平行和MC12439合成器的串联负载。

M [ 6：0]和N [ 1：0] ，通常在上电时指定一次

通过并行接口，然后可能再次

通过串行接口。这种方法允许

应用程序要拿出一个频率，然后更改或

微调的时钟，以控制串行接口的能力

变得可用。

测试输出的几个之一，提供可见性

内部节点作为通过T确定的[2：0 ]中的串行比特

配置流。它不是通过配置

并行接口。虽然它是可以选择的节点

表示FOUT ，该CMOS输出可能不能够

切换速度不够快一些的更高的输出频率。

在T2 ， T1和T0的控制位被预设为'000'时，

P_LOAD为低，使得PECL电FOUT输出是作为

无抖动的可能。在测试输出任何积极的信号

引脚将有不利影响的PECL的抖动

输出对。在正常操作中，抖动规格仅

保证如果测试输出是静态的。串行

配置端口可用于选择备用之一

功能该引脚。

大部分的信号可在测试输出端子是

只为MC12439的性能验证有用

本身。然而在PLL旁路模式可能会感兴趣的

板级调试功能。当T [2：0 ]被设定为110

的MC12439被置于PLL旁路模式。在这种模式下

S_CLOCK输入被直接送入M和N分频器。该

N分频器驱动FOUT差分对和M计数器

驱动测试输出引脚。在这种模式下， S_CLOCK输入

可用于低速板级功能测试或

调试。绕过PLL和驾驶FOUT直接给出

在测试时钟的用户更多控制，通过发送

时钟树。 NO TAG给出了PLL的功能设置

旁路模式。因为S_CLOCK是CMOS平

输入频率限制到250MHz的或更少。这意味着

最快的FOUT引脚可通过S_CLOCK进行切换是

250MHz的为N计数器的最低分频比为1 。

注意，在测试输出M个计数器的输出将不

一个占空比为50％，由于除法器的实现方式。

TEST

（引脚20 ）

移位寄存器OUT

高

FREF

M计数器OUT

FOUT

低

PLL旁路

FOUT/4

S_CLOCK

S-DATA

第一次

位

M，N

LAST

位

S_LOAD

M[6:0]

N[1:0]

P_LOAD

图3.时序图

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MC12439

FREF

MCNT

SCLOCK

M计数器

移位寄存器输出

LATCH

SDATA

移

REG

12–BIT

RESET

SLOAD

PLOADB

解码

PLL 12439

VCO_CLK

SEL_CLK

FDIV4

MCNT

低

FOUT

MCNT

FREF

高

DIVIDE

(1, 2, 4, 8)

FOUT

（ VIA ENABLE GATE ）

TEST

MUX

TEST

T2 = T1 = 1 ， T0 = 0 ：测试模式

SCLOCK选择， MCNT是在测试输出， SCLOCK除以N是FOUT引脚上

PLOADB作为复位测试引脚锁存器。当锁存器复位T2数据被移出测试引脚。

图4.串行测试时钟框图

DC特性

值（TA = 0 70℃ ; VCC = 3.3 5.0V

±5%)

符号

VIH

VIL

IIN

IOH

VOH

VOL

VOH

VOL

ICC

特征

输入高电压

输入低电压

输入电流

输出大电流（注1 ）

（仅FOUT / FOUT ）

输出高电压

输出低电压

输出高电压

输出低电压

电源电流

TEST

FOUT

VCC

PLL_VCC

2.27

1.49

2.5

0.4

2.47

1.68

110

民

2.0

0.8

1.0

典型值

最大

单位

连续电流

IOH = -0.8mA ，（注2 ）

IOL = 0.8毫安，（注2 ）

VCC = 3.3V （注3 ， 4 ）

条件

VCC = 3.3V至5.0V

最大IOH规范意味着该设备可驱动25Ω的阻抗与PECL输出。

请参阅输出电平与频率信息应用信息部分。

输出电平将发生变化1： 1与VCC的变化。

50Ω至VCC - 2.0V下拉。

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