摩托罗拉
半导体技术资料
高频时钟发生器
的MC12429是针对通用合成时钟源
应用中要求的串行和并行接口。其内部
压控振荡器将一个频率范围内工作在400 800MHz的。该
差分PECL输出可被构造为VCO频率
2 ，4，8或16分随着配置用于将压控振荡器的输出
频率2，并且用16.000MHz外部石英晶体用于
提供参考频率时，输出频率可以在被指定
1MHz的步骤。 PLL环路滤波器完全集成，从而无需外置
组件是必需的。
MC12429
高频锁相环
时钟发生器
25至400MHz差分PECL输出
±25ps
峰 - 峰值输出抖动
全集成锁相环
最小频率过冲
合成架构
串行3线接口
用于上电并行接口
石英晶体界面
28引脚PLCC封装
从3.3V或5.0V电源供电
FN后缀
28引脚PLCC封装
CASE 776-02
功能说明
内部振荡器使用外部石英晶体为基础
其频率基准。的基准振荡器的输出进行分
由8之前被发送到相位检测器。用16MHz晶振，这
提供的2MHz的基准频率。虽然此数据表
说明功能仅适用于16MHz的晶振，在任何晶体
10-25MHz范围内都可以使用。
在PLL中的VCO工作在800MHz的范围内400 。其输出通过由任一构成的分压器按比例
串行或并行接口。该环路除法器的输出也被加到相位检测器。
鉴相器和环路滤波器试图迫使VCO输出频率为M倍的基准频率
调整VCO控制电压。需要注意的是对于M （过高或过低） ，PLL将起不到环锁的一些值。
该VCO的输出也通过一个输出分频被发送到的PECL输出驱动器之前。此输出分频器
（ N分频器）是在通过串行或并行接口的配置，并且可以提供一个4分频比（2， 4，8，或
16 ） 。这个除法器延伸的部分的性能，同时提供一个占空比为50％ 。
输出驱动器从输出分频器采用差分驱动，并能够驱动一对传输线终止
在50Ω至VCC - 2.0 。用于输出驱动器和内部逻辑的正基准电压从为电源分离
锁相环以减少噪声引起的抖动。
构造逻辑有两部分：串联和并联。并行接口使用的值在M [ 8：0]和N [1 ：0]的
输入配置内部计数器。通常情况下，在系统复位时， P_LOAD输入保持低电平直到电源后一段时间
变为有效。在P_LOAD的低到高的跳变，并行输入被捕获。并行接口的优先级
通过串行接口。被设置在M个内部上拉电阻[ 8：0]和N [ 1：0]的输入，以减少元件数
应用的芯片。
在一个14位的移位寄存器的串行接口中心。移位寄存器移位每S_CLOCK输入的上升沿一次。
串行输入S-DATA必须满足设置和在本文件的交流特性部分指定举行时间。该
配置锁存器将捕获的S_LOAD输入的高到低的边缘移位寄存器的值。见
有关更多信息，编程部分。
在测试输出反映的各种内部节点的值，并且由T [ 2：0]来控制比特的串行数据流中。见
有关更多信息，编程部分。
1/97
摩托罗拉1997年公司
1
第5版
MC12429
VCC
25
S_CLOCK
S-DATA
S_LOAD
PLL -VCC
NC
NC
XTAL1
26
27
28
1
2
3
4
5
XTAL2
FOUT
24
FOUT GND
23
22
VCC
21
TEST GND
20
19
18
17
16
15
14
13
12
N[1]
N[0]
M[8]
M[7]
M[6]
M[5]
M[4]
N[1:0]
00
01
10
11
输出部
2
4
8
16
6
7
8
9
M[1]
10
M[2]
11
M[3]
OE P_LOAD M [ 0 ]
图1. 28引脚
（ TOP VIEW ）
引脚说明
引脚名称
输入
XTAL1 ， XTAL2
S_LOAD
（国际下拉）
S-DATA
（国际下拉）
S_CLOCK
（国际下拉）
P_LOAD
（ INT 。拉）
M[8:0]
（ INT 。拉）
N[1:0]
（ INT 。拉）
OE
（ INT 。拉）
输出
FOUT ， FOUT
TEST
动力
VCC
PLL_VCC
GND
这是正电源的内部逻辑和芯片的输出缓冲器中，并且被连接到+ 3.3V或5.0V
（ VCC = PLL_VCC ） 。通过VCC电流消耗
≈
85mA.
这是正电源为PLL ，并且应尽可能无噪声尽可能低抖动的操作。这是供应
连接到+ 3.3V或5.0V （ VCC = PLL_VCC ） 。通过PLL_VCC漏电流
≈
15mA.
这些引脚是负电源的芯片，并且通常都连接到地。
这些差分正参考电致化学发光信号（ PECL ）是合成器的输出。
该输出的功能由串行配置位确定[2：0 ] 。
这些销形成一个振荡器，当连接到外部串联谐振晶体。
该引脚载入配置锁存器与所述移位寄存器的内容。该锁存器是透明的，当这
信号为高电平，因此数据必须是稳定的S_LOAD的正常运行的高到低的跳变。
该引脚用作输入到串行配置的移位寄存器中的数据。
该引脚用于时钟串行配置的移位寄存器。从S-DATA数据进行采样上升沿。
此引脚加载与平行输入的内容配置锁定.The锁存器是透明的，当这
信号为低电平，从而将并行数据必须是稳定的P_LOAD的正确操作的低到高的跳变。
这些引脚用来配置PLL环路分频器。他们采样P_LOAD的低到高的转变。 M [ 8]
是MSB中，M [0]是LSB 。
这些引脚用来配置输出分频系数。他们采样的低到高的转变
P_LOAD 。
高电平输出使能。启用同步，以消除欠幅脉冲产生对FOUT输出的可能性。
功能
摩托罗拉
2
时序解决方案
BR1333 - 第六版
MC12429
3.3或5.0V
2MHz
FREF
DIV 8
PLL_VCC
相
探测器
VCO
VCC0
DIV
(2, 4, 8, 16)
25
24
23
FOUT
FOUT
3.3或5.0V
4
16MHz
5
XTAL1
OSC
XTAL2
9位DIV M
计数器
400–800
兆赫
20
OE
6
LATCH
LATCH
TEST
S_LOAD
P_LOAD
28
7
0
27
26
VCC1
21
8
16
9
3.3或5.0V
M[8:0]
17, 18
2
N[1:0]
22, 19
1
0
1
LATCH
S-DATA
S_CLOCK
9–BIT
SR
2–BIT
SR
3位的SR
图2 MC12429框图
编程接口
对器件编程达正确配置
内部分隔，以产生在所要求的频率
输出。输出频率可以通过此由下式表示
公式：
fOUT的= （值为fXTAL
÷
8 ） ×m个
÷
N
(1)
用户可以识别正确的M和N的值的
期望的频率从上述等式。四个输出
由N个成立的频率范围为200 - 400MHz的， 100 -
为200MHz ， 50 - 100MHz的25 - 分别为50MHz的。从
这些范围内的用户将建立N个需要的价值，
则M的值可以基于计算出的
相应的公式上面。例如，如果一个输出
131MHz的频率所需的以下步骤将
取，以确定合适的M和N的值。 131MHz
落在频率范围内的4以便为N的N值设置内
[1：0 ] = 01。对于N = 4 FOUT = M
÷
2和M = 2× FOUT 。
因此，M = 131 ×2 = 262 ，所以M [ 8 ：0] = 100000110 。
下面的这个相同的过程，用户可以生成任何
整个频率所需的25和400MHz之间。注意
对于N >即可实现FOUT 2的分数值。大小
的可编程频率的步骤（以及因此的指示器
小数输出频率acheivable ）将等于
到值为fXTAL
÷
8
÷
N.
比16MHz的设定等输入参考频率
适当的方程式可以推导出，从式（1） 。
对于计算机应用的另一个有用的频率基地
是16.666MHz 。从该基准可以产生
在33.333MHz的倍数家庭的输出频率
PCI时钟。作为一个例子，以产生133.333MHz时钟
凡值为fXTAL是晶体频率， M是循环分
模量，和N是输出分频器模量。应注意的是
可以选择的M值，使得在PLL无法
实现循环锁定。为了避免这种情况，始终确保M是
选择为200
≤
M
≤
400为16MHz的输入参考。
假设一个16MHz的参考频率使用的
上述公式简化为：
FOUT = 2 ×M个
÷
N
代的4值N（ 2，4， 8 ，16） ，得到：
FOUT = M ， FOUT = M
÷
2,
FOUT = M
÷
4 FOUT = M
÷
8
200 < M < 400
时序解决方案
BR1333 - 第六版
3
摩托罗拉
MC12429
从16.666MHz参考下面的M和N的值
将用于：
FOUT = 16.666
÷
8 ×M的
÷
N = 2.083333 ×M个
÷
N
设N = 4 ，M = 133.3333
÷
2.083333 x 4 = 256
对于M值落在锁相环设置的限制内
稳定性，因此， N [ 1： 0] = 01和M [8： 0} = 10000000。如果
值对M下跌的有效范围不同的N值外
将被选择，以尝试移动M在适当的
方向。
所述M和N的计数器可以被加载或者通过一
并行或串行接口。并行接口进行控制
通过P_LOAD信号，使得从低到高的过渡
将锁存的M当前的信息[8：0 ]和N [1 ：0]的
投入的M和N计数器。当P_LOAD信号
低输入锁存器将是透明的，任何改变
的M [ 8：0]和N [ 1：0]输入，将影响FOUT输出
对。要使用串行端口S_CLOCK信号采样
在S-DATA线并将其加载到一个14位的移位信息
注册。注意， P_LOAD信号必须为高电平的
串行加载操作的功能。测试寄存器被加载
与第3位时，N寄存器以下两
M寄存器的最后八位数据streeam上
在S-DATA输入。对每个寄存器的最显著位
首先加载（ T2 ， N1和M8 ） 。在S_LOAD引脚上的脉冲
后移位寄存器满载意志为转移的鸿沟
值代入计数器。该高到低过渡
S_LOAD输入锁存器将新的鸿沟值代入
计数器。图3示出了用于两者的时序图
平行和MC12429合成器的串联负载。
M [ 8：0]和N [ 1：0] ，通常在上电时指定一次
通过并行接口，然后可能再次
通过串行接口。这种方法允许
应用程序要拿出一个频率，然后更改或
微调的时钟，以控制串行接口的能力
变得可用。为了最大限度地减少在频率瞬变
域，输出应在最小步长大小而变化
可能。 PLL的带宽是这样的频
步进为1MHz中的最大S_CLOCK步骤
频率或多或少会造成的平稳，控制转盘
输出频率。
测试输出的几个之一，提供可见性
内部节点作为通过T确定的[2：0 ]中的串行比特
配置流。它不是通过配置
并行接口。虽然它是可以选择的节点
表示FOUT ，该CMOS输出可能不能够
切换速度不够快一些的更高的输出频率。
在T2 ， T1和T0的控制位被预设为'000'时，
P_LOAD为低，使得PECL电FOUT输出是作为
无抖动的可能。在测试输出任何积极的信号
引脚将有不利影响的PECL的抖动
输出对。在正常操作中，抖动规格仅
保证如果测试输出是静态的。串行
配置端口可用于选择备用之一
功能该引脚。
大部分的信号可在测试输出端子是
只为MC12429的性能验证有用
本身。然而在PLL旁路模式可能会感兴趣的
板级调试功能。当T [2：0 ]被设定为110
的MC12429被置于PLL旁路模式。在这种模式下
S_CLOCK输入被直接送入M和N分频器。该
N分频器驱动FOUT差分对和M计数器
驱动测试输出引脚。在这种模式下， S_CLOCK输入
可用于低速板级功能测试或
调试。绕过PLL和驾驶FOUT直接给出
在测试时钟的用户更多控制，通过发送
时钟树。图4示出了PLL的功能设置
旁路模式。因为S_CLOCK是CMOS平
输入频率限制到250MHz的或更少。这意味着
最快的FOUT引脚可通过S_CLOCK进行切换是
125MHz的为N计数器的最小分频比为2 。
注意，在测试输出M个计数器的输出将不
一个占空比为50％ ，由于除法器的实现方式。
T2
0
0
0
0
1
1
1
1
T1
0
0
1
1
0
0
1
1
T0
0
1
0
1
0
1
0
1
TEST
（引脚20 ）
移位寄存器OUT
高
FREF
M计数器OUT
FOUT
低
PLL旁路
FOUT/4
S_CLOCK
S-DATA
T2
第一次
位
M，N
T1
T0
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
LAST
位
S_LOAD
M[8:0]
N[1:0]
P_LOAD
图3.时序图
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4
时序解决方案
BR1333 - 第六版
MC12429
FREF
MCNT
SCLOCK
M计数器
FDIV4
MCNT
低
FOUT
MCNT
FREF
高
7
TEST
MUX
0
TEST
PLL 12429
VCO_CLK
0
1
SEL_CLK
DIVIDE
(2, 4, 8, 16)
FOUT
（ VIA ENABLE GATE ）
LATCH
SDATA
移
REG
14–BIT
RESET
SLOAD
T0
T1
T2
PLOADB
解码
T2 = T1 = 1 ， T0 = 0 ：测试模式
SCLOCK选择， MCNT是在测试输出， SCLOCK除以N是FOUT引脚上
PLOADB作为复位测试引脚锁存器。当锁存器复位T2数据被移出测试引脚。
图4.串行测试时钟框图
DC特性
（ TA = 0 °到70° C， VCC = 3.3V至5.0V
±5%)
符号
VIH
VIL
IIN
VOH
VOL
VOH
VOL
ICC
特征
输入高电压
输入低电压
输入电流
输出高电压
输出低电压
输出高电压
输出低电压
电源电流
TEST
TEST
FOUT
FOUT
FOUT
FOUT
VCC
PLL_VCC
2.17
1.41
85
15
2.5
0.4
2.50
1.76
100
20
民
2.0
0.8
1.0
典型值
最大
单位
V
V
mA
V
V
V
V
mA
IOH = -0.8mA
IOL = 0.8毫安
VCC0 = 3.3V （注1 ， 2）。
VCC0 = 3.3V （注1 ， 2）。
条件
VCC = 3.3V至5.0V
VCC = 3.3V至5.0V
1.输出电平将发生变化1:1 VCC0变化。
2. 50Ω至VCC - 2.0V下拉。
时序解决方案
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QQ：2880707522 复制
