DDR SDRAM （ Rev.0.0 ）
Sep.'99
初步
三菱的LSI
M2S56D20 / 30 TP
256M双数据速率同步DRAM
初步
有些内容如有变更，恕不另行通知。
描述
M2S56D20TP是4 X银行16777216字×4位，
M2S56D30TP是4 X银行8388608字×8位，
双倍数据速率同步DRAM ，具有SSTL_2接口。所有的控制和地址信号为
参考CLK的上升沿。输入数据被寄存在数据选通的两个边缘，并输出
数据和数据选通信号在CLK的两个边缘被引用。该M2S56D20 / 30 TP达到非常高
高速数据速率达到133MHz ，并适用于在计算机系统的主存储器。
特点
- VDD = VDDQ = 2.5V ± 0.2V
- 双数据速率的架构;
每个时钟周期2的数据传输
- 双向，数据选通（ DQS）被发送/接收的数据
- 差分时钟输入（ CLK和/ CLK ）
- DLL对齐DQ和DQS转换
与CLK DQS过渡的边缘
- 输入的命令对每个正CLK的边缘;
- 参考DQS的两个边缘数据和数据屏蔽
- 由BA0控制的4个银行操作， BA1 （银行地址）
- / CAS延时： 1.5 / 2.0 / 2.5 （可编程）
- 突发长度 - 2/4/8 （可编程）
- 突发类型 - 顺序/交错（可编程）
- 自动预充电/所有银行预充电用A10的控制
- 8192刷新周期/ 64ms的（ 4银行同步更新）
- 自动刷新和自刷新
- 行地址A0-12 /列地址A0-9,11 （ X4 ） / A0-9 （ X8 ）
- SSTL_2接口
- 400万， 66引脚薄型小尺寸封装（ TSOP II ）
- FET开关控制（ / QFC ）
- JEDEC标准
引脚配置
（ TOP VIEW ）
x8
VDD
DQ0
VDDQ
NC
DQ1
VSSQ
NC
DQ2
VDDQ
NC
DQ3
VSSQ
NC
NC
VDDQ
NC
NC
VDD
NU / QFC
NC
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
1
2
3
4
5
6
66pin TSOP （II）的
7
8
9
10
11
12
13
400mil宽度
x
14
15
875mil长
16
17
18
19
0.65mm
20
引线间距
21
22
23
24
25 ROW
26
A0-12
27列
28
A0-9,11(x4)
29
A0-9 （ X8 ）
30
31
32
33
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
VSS
DQ7
VSSQ
NC
DQ6
VDDQ
NC
DQ5
VSSQ
NC
DQ4
VDDQ
NC
NC
VSSQ
的DQ
NC
VREF
VSS
DM
/ CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
三菱
电
1
DDR SDRAM （ Rev.0.0 ）
Sep.'99
初步
三菱的LSI
M2S56D20 / 30 TP
256M双数据速率同步DRAM
DQ0 - 7
/ QFC DQS
框图
DLL
I / O缓冲器
QFC&QS缓冲区
内存
ARRAY
银行＃ 0
内存
ARRAY
银行＃ 1
内存
ARRAY
银行＃ 2
内存
ARRAY
银行＃ 3
模式寄存器
控制电路
地址缓冲器
时钟缓冲器
A0-12
BA0,1
CLK ， / CLK
CKE
控制信号缓冲
/ CS / RAS / CAS / WE
DM
型号代码
M 2第56 3 0
此规则仅应用于同步DRAM的家庭。
TP -
速度等级10 ： 125MHz的@ CL = 2.5,100MHz @ CL = 2.0
75 ：为133MHz @ CL = 2.5,100MHz @ CL = 2.0
封装类型TP ： TSOP （ II ）
程世代
功能保留供以后使用
组织的2n 2： 4倍，3： x8的
DDR同步DRAM
密度56 ： 256M位
接口V ： LVTTL ，S ： SSTL_3 ， _2
内存式（ DRAM ）
三菱主名称
三菱
电
3
DDR SDRAM （ Rev.0.0 ）
Sep.'99
初步
三菱的LSI
M2S56D20 / 30 TP
256M双数据速率同步DRAM
引脚功能
符号
TYPE
描述
时钟： CLK和/ CLK是差分时钟输入。所有地址和控制
输入信号进行采样在CLK的上升沿的交叉和
中/ CLK的下降沿。输出（读出）的数据被引用到的交叉点
CLK和/ CLK （交叉的两个方向） 。
时钟使能： CKE控制的内部时钟。当CKE为低，内部时钟
对于下一个周期就停止。 CKE也可以用来选择自动/自
刷新。之后，开始自刷新模式时， CKE变成异步
输入。只要CKE是低自刷新保持。
芯片选择：当/ CS为高电平时，任何命令意味着任何操作。
的RAS /组合， / CAS ， /我们定义了基本的命令。
A0-12与BA0,1一起指定行/列地址。该
行地址由A0-12规定。该列地址被指定
A0-9,11 （ X4）和A0-9 （ X8 ） 。 A10也被用于指示预充电选项。
当A10是高在一个读/写命令时，自动预充电是
进行。当A10为高电平时预充电命令，所有银行都
预充电。
银行地址： BA0,1指定四家银行之一，它的命令是
应用。 BA0,1必须ACT ， PRE ，读来设置，写入命令。
数据输入/输出：数据总线
数据选通：输出与读出的数据，输入与写入数据。边沿对齐
与读出的数据，集中在写入数据。用于捕获写数据。
FET控制：可选。在每次读写访问输出。可以
被用于控制
隔离开关的模块。开漏输出。
输入数据掩码： DM是输入掩码信号写入数据。输入数据是
期间，一名蒙面DM时，采样以及输入数据高
写访问。 DM进行采样DQS的两边。虽然DM引脚
输入止， DM加载的DQ和DQS负载相匹配。
电源，用于在存储器阵列和外围电路。
VDDQ和VSSQ被提供给唯一的输出缓冲器。
SSTL_2参考电压。
CLK ， / CLK
输入
CKE
输入
/ CS
/ RAS ， / CAS ， / WE
输入
输入
A0-12
输入
BA0,1
DQ0-7(x8),
DQ0-3(x4)
的DQ
输入
输入/输出
输入/输出
/ QFC
产量
DM
VDD ， VSS
VDDQ ， VSSQ
VREF
输入
电源
电源
输入
三菱
电
4
DDR SDRAM （ Rev.0.0 ）
Sep.'99
初步
三菱的LSI
M2S56D20 / 30 TP
256M双数据速率同步DRAM
基本功能
该M2S56D20 / 30TP提供了基本的功能，银行（行）激活，突发读取/写入，银行（行）
预充电和自动/自刷新。每一个命令是由/ RAS ， / CAS和/ WE的控制信号定义
CLK的上升沿。除了3个信号， / CS ， CKE和A10被用作芯片选择，刷新选项，并
预充电的选项，分别。要知道命令的详细定义，请参见命令
真值表。
/ CLK
CLK
/ CS
/ RAS
/ CAS
/ WE
CKE
A10
芯片选择： L =选择， H =取消
命令
命令
命令
刷新选项@refresh命令
预充电选@precharge或读/写命令
定义基本命令
激活（ ACT ） [ / RAS = L ， / CAS = / WE = H]
ACT命令激活一排由BA表示闲置银行。
读（READ ） [ / RAS = H ， / CAS = L ， / WE = H]
READ命令启动突发由BA表示当前银行读取。第一个输出数据出现后，
/ CAS延迟。当A10 = H在此命令中，该行读突发（后自动被停用
预充电， READA ）
写（ WRITE） [ / RAS = H， / CAS = / WE = L]
写命令启动突发写入由广管局表示活动的银行。要写入的总数据长度
由突发长度设置。当A10 = H在此命令中，银行突发写入（后自动被停用
预充电，
WRITEA ） 。
预充电（PRE ） / RAS = L ， / CAS = H， / WE = L]
PRE命令将停用由BA表示活动的银行。该命令还终止突发读
/写操作。当A10 = H在此命令，所有银行都取消（全部预充电，
PREA ） 。
自动刷新（ REFA ） [ / RAS = / CAS = L ， / WE = CKE = H ]
REFA命令启动自动刷新周期。产生刷新地址包括银行地址
在内部。该命令后，银行会自动预充电。
三菱
电
5
DDR SDRAM （ Rev.0.0 ）
Sep.'99
初步
三菱的LSI
M2S56D20 / 30 TP
256M双数据速率同步DRAM
初步
有些内容如有变更，恕不另行通知。
描述
M2S56D20TP是4 X银行16777216字×4位，
M2S56D30TP是4 X银行8388608字×8位，
双倍数据速率同步DRAM ，具有SSTL_2接口。所有的控制和地址信号为
参考CLK的上升沿。输入数据被寄存在数据选通的两个边缘，并输出
数据和数据选通信号在CLK的两个边缘被引用。该M2S56D20 / 30 TP达到非常高
高速数据速率达到133MHz ，并适用于在计算机系统的主存储器。
特点
- VDD = VDDQ = 2.5V ± 0.2V
- 双数据速率的架构;
每个时钟周期2的数据传输
- 双向，数据选通（ DQS）被发送/接收的数据
- 差分时钟输入（ CLK和/ CLK ）
- DLL对齐DQ和DQS转换
与CLK DQS过渡的边缘
- 输入的命令对每个正CLK的边缘;
- 参考DQS的两个边缘数据和数据屏蔽
- 由BA0控制的4个银行操作， BA1 （银行地址）
- / CAS延时： 1.5 / 2.0 / 2.5 （可编程）
- 突发长度 - 2/4/8 （可编程）
- 突发类型 - 顺序/交错（可编程）
- 自动预充电/所有银行预充电用A10的控制
- 8192刷新周期/ 64ms的（ 4银行同步更新）
- 自动刷新和自刷新
- 行地址A0-12 /列地址A0-9,11 （ X4 ） / A0-9 （ X8 ）
- SSTL_2接口
- 400万， 66引脚薄型小尺寸封装（ TSOP II ）
- FET开关控制（ / QFC ）
- JEDEC标准
引脚配置
（ TOP VIEW ）
x8
VDD
DQ0
VDDQ
NC
DQ1
VSSQ
NC
DQ2
VDDQ
NC
DQ3
VSSQ
NC
NC
VDDQ
NC
NC
VDD
NU / QFC
NC
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
1
2
3
4
5
6
66pin TSOP （II）的
7
8
9
10
11
12
13
400mil宽度
x
14
15
875mil长
16
17
18
19
0.65mm
20
引线间距
21
22
23
24
25 ROW
26
A0-12
27列
28
A0-9,11(x4)
29
A0-9 （ X8 ）
30
31
32
33
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
VSS
DQ7
VSSQ
NC
DQ6
VDDQ
NC
DQ5
VSSQ
NC
DQ4
VDDQ
NC
NC
VSSQ
的DQ
NC
VREF
VSS
DM
/ CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
三菱
电
1
DDR SDRAM （ Rev.0.0 ）
Sep.'99
初步
三菱的LSI
M2S56D20 / 30 TP
256M双数据速率同步DRAM
DQ0 - 7
/ QFC DQS
框图
DLL
I / O缓冲器
QFC&QS缓冲区
内存
ARRAY
银行＃ 0
内存
ARRAY
银行＃ 1
内存
ARRAY
银行＃ 2
内存
ARRAY
银行＃ 3
模式寄存器
控制电路
地址缓冲器
时钟缓冲器
A0-12
BA0,1
CLK ， / CLK
CKE
控制信号缓冲
/ CS / RAS / CAS / WE
DM
型号代码
M 2第56 3 0
此规则仅应用于同步DRAM的家庭。
TP -
速度等级10 ： 125MHz的@ CL = 2.5,100MHz @ CL = 2.0
75 ：为133MHz @ CL = 2.5,100MHz @ CL = 2.0
封装类型TP ： TSOP （ II ）
程世代
功能保留供以后使用
组织的2n 2： 4倍，3： x8的
DDR同步DRAM
密度56 ： 256M位
接口V ： LVTTL ，S ： SSTL_3 ， _2
内存式（ DRAM ）
三菱主名称
三菱
电
3
DDR SDRAM （ Rev.0.0 ）
Sep.'99
初步
三菱的LSI
M2S56D20 / 30 TP
256M双数据速率同步DRAM
引脚功能
符号
TYPE
描述
时钟： CLK和/ CLK是差分时钟输入。所有地址和控制
输入信号进行采样在CLK的上升沿的交叉和
中/ CLK的下降沿。输出（读出）的数据被引用到的交叉点
CLK和/ CLK （交叉的两个方向） 。
时钟使能： CKE控制的内部时钟。当CKE为低，内部时钟
对于下一个周期就停止。 CKE也可以用来选择自动/自
刷新。之后，开始自刷新模式时， CKE变成异步
输入。只要CKE是低自刷新保持。
芯片选择：当/ CS为高电平时，任何命令意味着任何操作。
的RAS /组合， / CAS ， /我们定义了基本的命令。
A0-12与BA0,1一起指定行/列地址。该
行地址由A0-12规定。该列地址被指定
A0-9,11 （ X4）和A0-9 （ X8 ） 。 A10也被用于指示预充电选项。
当A10是高在一个读/写命令时，自动预充电是
进行。当A10为高电平时预充电命令，所有银行都
预充电。
银行地址： BA0,1指定四家银行之一，它的命令是
应用。 BA0,1必须ACT ， PRE ，读来设置，写入命令。
数据输入/输出：数据总线
数据选通：输出与读出的数据，输入与写入数据。边沿对齐
与读出的数据，集中在写入数据。用于捕获写数据。
FET控制：可选。在每次读写访问输出。可以
被用于控制
隔离开关的模块。开漏输出。
输入数据掩码： DM是输入掩码信号写入数据。输入数据是
期间，一名蒙面DM时，采样以及输入数据高
写访问。 DM进行采样DQS的两边。虽然DM引脚
输入止， DM加载的DQ和DQS负载相匹配。
电源，用于在存储器阵列和外围电路。
VDDQ和VSSQ被提供给唯一的输出缓冲器。
SSTL_2参考电压。
CLK ， / CLK
输入
CKE
输入
/ CS
/ RAS ， / CAS ， / WE
输入
输入
A0-12
输入
BA0,1
DQ0-7(x8),
DQ0-3(x4)
的DQ
输入
输入/输出
输入/输出
/ QFC
产量
DM
VDD ， VSS
VDDQ ， VSSQ
VREF
输入
电源
电源
输入
三菱
电
4
DDR SDRAM （ Rev.0.0 ）
Sep.'99
初步
三菱的LSI
M2S56D20 / 30 TP
256M双数据速率同步DRAM
基本功能
该M2S56D20 / 30TP提供了基本的功能，银行（行）激活，突发读取/写入，银行（行）
预充电和自动/自刷新。每一个命令是由/ RAS ， / CAS和/ WE的控制信号定义
CLK的上升沿。除了3个信号， / CS ， CKE和A10被用作芯片选择，刷新选项，并
预充电的选项，分别。要知道命令的详细定义，请参见命令
真值表。
/ CLK
CLK
/ CS
/ RAS
/ CAS
/ WE
CKE
A10
芯片选择： L =选择， H =取消
命令
命令
命令
刷新选项@refresh命令
预充电选@precharge或读/写命令
定义基本命令
激活（ ACT ） [ / RAS = L ， / CAS = / WE = H]
ACT命令激活一排由BA表示闲置银行。
读（READ ） [ / RAS = H ， / CAS = L ， / WE = H]
READ命令启动突发由BA表示当前银行读取。第一个输出数据出现后，
/ CAS延迟。当A10 = H在此命令中，该行读突发（后自动被停用
预充电， READA ）
写（ WRITE） [ / RAS = H， / CAS = / WE = L]
写命令启动突发写入由广管局表示活动的银行。要写入的总数据长度
由突发长度设置。当A10 = H在此命令中，银行突发写入（后自动被停用
预充电，
WRITEA ） 。
预充电（PRE ） / RAS = L ， / CAS = H， / WE = L]
PRE命令将停用由BA表示活动的银行。该命令还终止突发读
/写操作。当A10 = H在此命令，所有银行都取消（全部预充电，
PREA ） 。
自动刷新（ REFA ） [ / RAS = / CAS = L ， / WE = CKE = H ]
REFA命令启动自动刷新周期。产生刷新地址包括银行地址
在内部。该命令后，银行会自动预充电。
三菱
电
5
QQ：2880707522 复制
