集成
电路
系统公司
产品数据表
M902-01
VCSO B
ASED
G
B
权证
LOCK
G
enerator
P
IN
A
SSIGNMENT
（ 9 ×9mm的SMT）的
XTAL_1 / REF_IN
GND
停止
EXT_CLK
EN_EXT_CLK
NC
NC
NC
VCC
27
26
25
24
23
22
21
20
19
G
ENERAL
D
ESCRIPTION
的M902-01是PLL （锁相环）的基础
它使用一个时钟发生器
内部VCSO （压控
SAW振荡器）来产生一个非常
低抖动的输出时钟。它是理想的
千兆位以太网。输出时钟
的（频率
156.25
or
187.50
兆赫
例如）是由两个设置
LVPECL时钟输出对。 （指定频率的时间
输出频率的精度的顺序。 ）
保证通过内部PLL ，其相位锁定
内部VCSO的参考输入频率（
25
or
30
兆赫例如）。输入参考既可以
是一个外部晶体，利用内部的晶体
振荡器，或者一个稳定的外部时钟源，如
封装晶体振荡器。
XTAL_2
NC
NC
NC
NC
VCC
DNC
DNC
DNC
28
29
30
31
32
33
34
35
36
M902-01
（ TOP VIEW ）
18
17
16
15
14
13
12
11
10
NC
NC
nFOUT1
FOUT1
GND
nFOUT0
FOUT0
VCC
GND
F
EATURES
◆
输出时钟频率从125MHz的到190MHz
（向厂家咨询的频率而定）
◆
两个相同的LVPECL输出对
◆
集成的SAW （表面声波）的延迟线
◆
低抖动0.5ps RMS （超过12kHz的- 20MHz的）
◆
非常适用于千兆位以太网时钟参考
◆
输出至输出歪曲< 100ps的
◆
外部XTAL或LVCMOS的参考输入
◆
可选的外部馈通时钟输入
◆
停止
时钟控制（逻辑1停止输出时钟）
◆
提供工业温度级
◆
单3.3V电源
◆
小9 ×9mm的SMT（表面贴装）封装
图1 ：引脚分配
例如输出频率配置
参考时钟
频率
（兆赫）
20
25
30
25/4
PLL
比
产量
频率
1
（兆赫）
125.00
156.25
187.50
应用
GND
GND
GND
OP_IN
nOP_OUT
雷士
VC
OP_OUT
nOP_IN
1
2
3
4
5
6
7
8
9
GBE
10GbE
12GbE
表1 ：示例输出频率配置
注1 ：指定输出时钟频率在订货时
S
IMPLIFIED
B
LOCK
D
IAGRAM
M902-01
VSCO
外
水晶
or
参考
时钟输入
（例如，25或30MHz的）
XTAL
OSC
分频器
频率
倍增
PLL
O
1
LVPECL
产量
双时钟
（例如， 156.25
或187.50MHz ）
外
环路滤波器
外
时钟
输入
外
时钟
SELECT
产量
时钟停止
控制
图2 ：简化框图
M902-01数据表版本2.1
M902-01 VCSO基于千兆以太网时钟发生器
修订后的24Jun2004
●
我ntegrated ircuit S ystems ，我NC 。
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G
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产品数据表
D
ETAILED
B
LOCK
D
IAGRAM
R
环
C
环
R
POST
C
POST
C
POST
R
环
C
环
OP_OUT
R
POST
nOP_OUT
雷士
VC
外
环路滤波器
组件
M902-01
相
探测器
OP_IN
nOP_IN
XTAL_1 / REF_IN
XTAL_2
R
IN
SAW延迟线
XTAL
OSC
R分频器
R=4
R
IN
环路滤波器
扩音器
相
移
VCSO
M分频器
M = 25
O
锁相环（ PLL）的
EXT_CLK
EN_EXT_CLK
停止
1
FOUT1
nFOUT1
FOUT0
nFOUT0
图3 ：详细的框图。
P
IN
D
ESCRIPTIONS
数
1, 2, 3, 10, 14, 26
4
9
5
8
6
7
11, 19, 33
12
13
15
16
17, 18
20, 21, 22
29, 30, 31, 32
23
24
25
27
28
34, 35, 36
名字
GND
OP_IN
nOP_IN
nOP_OUT
OP_OUT
雷士
VC
VCC
FOUT0
nFOUT0
FOUT1
nFOUT1
NC
I / O
CON组fi guration
描述
地
输入
产量
输入
动力
产量
无内部终结者
电源接地连接。
外部环路滤波器的连接。参见图5 ，
外部环路滤波器，对皮克。 4 。
电源连接，连接到+
3.3
V.
时钟输出对，差分LVPECL输出
(
156.25
兆赫的
M902-01-156.2500
)
无内部连接
EN_EXT_CLK
EXT_CLK
停止
XTAL_1 / REF_IN
XTAL_2
DNC
输入
输入
输入
输入
输入
逻辑
1
使
EXT_CLK
输入。
利用逻辑
0
以进行正常操作。
外部时钟馈通：
0
to
200
兆赫
逻辑
1
停止时钟输出。
内部下拉电阻
1
利用逻辑
0
以进行正常操作。
外部晶体连接。也接受
LVCMOS / LVTTL兼容的时钟源。
外部晶体连接。悬空
开车时脚
27
与外部时钟参考。
不要连接。
内部下拉电阻
1
表2 ：引脚说明
注1：内部下拉电阻的典型值，见DC特性，下拉的PG 。 6 。
M902-01数据表版本2.1
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2第8
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LOCK
G
enerator
产品数据表
该PLL
在PLL （锁相环）包括相
检测仪， VCSO ，反馈分频器（标
“M分频器”），以及一个参考分频器（ “R分频器”）。
反馈分频器的输出VCSO
频率由一个固定值的“M”来匹配参考
由提供给相位检测器的频率
参考分频器。
通过控制VCSO的频率和相位，
相位检测器精确地锁定次数
反馈分频器的输出的相位，以该的
参考分频器的输出。
的VCSO的输出频率之间的关系，
M个分频器，则R分频器和输入参考
频率被定义如下：
M
-
Fvcso =值为fXTAL
×
----
R
对于
M902-01-156.2500
（请参阅“订购信息”第8页。 ） ：
F
UNCTIONAL
D
ESCRIPTION
的M902-01是PLL （锁相环）的基础
时钟发生器，用于产生输出时钟
同步于输入参考时钟。
的M902-01结合了VCSO的灵活性
（电压控制SAW振荡器）与稳定
一个晶体振荡器。
输入参考
输入的参考可以是外部的，离散
晶体或作为一个稳定的外部时钟源，例如
打包（温度补偿）晶体
振荡器。
如果使用外部晶振使用片上晶振
振荡器电路（XTAL OSC） ，外部晶体
应该是一个并行谐振的基本模式
水晶。它适用于
XTAL_1 / REF_IN
和
XTAL_2
输入
销。外部晶体负载电容内饰也
所需。 （请参阅第“水晶规范”。 4 ）
如果外部LVCMOS / LVTTL时钟源时，
它适用于
XTAL_1 / REF_IN
输入引脚。
在任一情况下，参考时钟被提供给
PLL的相位检测器。该M902-01包括
参考分频器，输入参考
频率由一个固定的值“R” ，并将结果提供给
相位检测器。
该
EX_CLK
引脚可用于时钟馈通
模式进行测试。请参阅“外部时钟馈通”
上页。 3 。
VCSO输出频率= 156.25MHz
输入参考频率= 25MHz的
M=25
R= 4
因此，对于
M902-01-156.2500
:
25
-
156.25MHz = 25MHz的
×
---------
4
M
-
输入晶振频率的产品----
R
落入VCSO的锁定范围之内。
外部时钟馈通
该
EXT_CLK
引脚提供一个输入，用于外部
单端时钟直接驱动LVPECL
时钟输出。该引脚用于系统调试
和绩效评价..
EN_EXT_CLK
EXT_CLK
逻辑
1
使
EXT_CLK
输入。
利用逻辑
0
以进行正常操作。
采用外部LVCMOS / LVTTL时钟源
为
0
to
200
MHz的馈通的操作。
离开不活动正常运行。
1
注1 ：在应用EXT_CLK活跃，而SAW PLL
信号通路被激活，它是必要的栅极EXT_CLK到
尽量减少抖动的LVPECL输出对。见
PCB设计
准则ICS SAW锁相环
应用笔记在
www.icst.com/products/appnotes/M000-AN-001.PCBdesign.pdf
停止时钟
该
停止
销将输出时钟进入静止状态。
逻辑1输出时钟是静态的
启用正常运行逻辑0输出时钟
M902-01数据表版本2.1
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3 8
网络通信&
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G
enerator
产品数据表
外部环路滤波器
以提供稳定的PLL的操作，并由此一个低抖动
输出时钟时， M902-01需要使用一个
外部环路滤波器。这是通过提供设置
过滤器引脚（见图5） 。
R
环
C
环
R
POST
C
POST
C
POST
R
环
OP_IN
nOP_IN
4
9
A
PPLICATION
I
载文信息
这部分包括对可选信息
外部晶体并在外部环路滤波器。
环路滤波器的小节提供范例
元件值，并简要介绍了SAW
PLL仿真工具和其他应用程序
可在www.icst.com信息。
外部晶体规格
如果使用外部晶振使用片上晶振
振荡器电路（XTAL OSC） ，外部晶体
应具有以下一般规格：
水晶特定网络阳离子
参数
最小典型最大单位
AT切割石英晶
基本
16
40
C
环
OP_OUT
8
5
R
POST
nOP_OUT
雷士
6
7
VC
图5 ：外部环路滤波器
f
0
f/f
0
晶型
振荡模式
额定频率范围
频率公差@
+25
o
C
1
兆赫
PPM
PPM
PPM
±
15
±
50
±
5
50
7
f/f
C
/ T
A
频率稳定度
-40至+85
o
C
1
f/f
0
/ Y老化，每年的（第一个） @
+25
o
C
1
ESR
该环路滤波器被实现为差动电路
以尽量减少系统噪音的干扰。由于该
差分信号路径的设计，实施
需要两个相同的互补RC滤波器作为
在这里显示。见表4 ，外部环路滤波器
元件值，如下。
外部环路滤波器元件值
PLL带宽阻尼R回路空调回路后后
因素
(
k
)
(
F
)
(
k
)
(
pF
)
(
千赫
)
0.5
1.5
1
2.1
2
6.4
10.6
3
3.0
3.3
1.1
4.5
4.2
1.5
4.7
4.7
20.0
33.0
4.70
1.00
0.10
0.10
0.03
20
10
10
20
20
150
150
150
270
120
C
S
C
L
P
0
等效串联电阻
旁路电容
杂散响应（非谐波）
负载电容，
并联负载谐振
驱动电平
16
0.1
pF
-
40
dBc的
32
1.0
pF
mW
表3 ：外部环路滤波器元件值
注1：这些频率容差规格适合
a
±100
ppm的时钟输出频率要求。
表4 ：外部环路滤波器元件值
外部晶体将被施加到
XTAL_1 / REF_IN
和
XTAL_2
输入引脚。外部晶体负载电容
也是必需的。
推荐外部晶体结构
M902-01
M9xx-0x
XTAL_1 / REF_IN
C1
注1 ：最佳的环路带宽使用外部基准时
水晶。将有助于减轻对晶体的干扰
正弦时钟波形，因此，将最小化
器件的输出时钟抖动。
注2 ：另类环路滤波器设置使用外部基准时，
ENCE结晶。更小的C环可降低回路的阻尼系数与
可以忽略不计产出增加抖动。
注3 ：最佳环路带宽使用外部基准时，
晶体振荡器。方波时钟基准不
需要尽可能多的抖动衰减，其允许更广泛的
环路带宽，提高了系统的噪声容限。
XTAL
XTAL_2
C2
XTAL OSC
请参阅M902-01产品网页在
www.icst.com/products/summary/m902-01.htm的
更多的产品信息。
图4 ：推荐外部晶体结构
XTAL = 25或30 MHz时，负载电容规格= 18 pF的
C1 = 27 pF的
C2 = 33 pF的
外部负载电容C1和C2呈现15粉煤的负荷
到晶体（它们是通过由晶体见于系列
常见的接地连接） 。与附加的印刷电路板的
走线电容和M902-01输入电容，总
负载晶体约18 PF 。
M902-01数据表版本2.1
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4 8
网络通信&
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集成
电路
系统公司
PLL仿真工具可用
免费的PC软件应用程序可在ICS网站
（ www.icst.com ） 。在M2000时序模块的PLL
模拟器是一个可下载的应用程序，模拟
PLL抖动和漂移转移特性。这
使用户能够设定适当的外部环
在一个给定的应用程序组件的值。
请参阅SAW PLL模拟软件的网页，在
www.icst.com/products/calculators/m2000filterSWdesc.htm
了解更多信息。
M902-01
VCSO B
ASED
G
B
权证
LOCK
G
enerator
产品数据表
SAW PLL应用笔记提供
ICS的网站（ www.icst.com ）也有应用
须知：
PCB布局指南（包括特殊详细
用于防止问题诸如外部指令
参考串扰）
任何新的特殊设备应用程序细节，可能
可用
说明使用PLL模拟软件
准则PCB制造（包括recom-
谁料PCB封装，焊料掩膜和炉
简介）
请参考SAW PLL应用笔记网页在
www.icst.com/products/appnotes/SawPllAppNotes.htm
应用笔记和附加产品
信息可能变得可用。
A
BSOLUTE
M
AXIMUM
R
ATINGS1
符号参数
等级
单位
V
I
V
O
I
O
V
CC
T
S
输入电压
输出电压
输出电流
电源电压
储存温度
-
0.5
到V
CC
+
0.5
-
0.5
到V
CC
+
0.5
25
4.6
V
V
mA
V
o
C
-
45
到+
100
表5 ：绝对最大额定值
注1 ：超出上述绝对最大额定值强调可能会造成永久性损伤
装置。这些评价只强调规范。产品在这些条件下的功能操作
或者超出任何条件操作推荐条件，直流特性，或上市
交流特性是不是暗示。暴露在绝对最大额定值条件下长时间
可能会影响产品的可靠性。
R
ECOMMENDED
C
作者ONDITIONS
O
PERATION
符号参数
民
3.135
典型值
3.3
最大
3.465
单位
V
CC
T
A
正电源电压
工作环境温度
广告
产业
V
o
C
o
C
0
-40
+
70
+
85
表6 ：操作条件推荐
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产品数据表
M902-01
VCSO B
ASED
G
B
权证
LOCK
G
enerator
P
IN
A
SSIGNMENT
（ 9 ×9mm的SMT）的
XTAL_1 / REF_IN
GND
停止
EXT_CLK
EN_EXT_CLK
NC
NC
NC
VCC
27
26
25
24
23
22
21
20
19
G
ENERAL
D
ESCRIPTION
的M902-01是PLL （锁相环）的基础
它使用一个时钟发生器
内部VCSO （压控
SAW振荡器）来产生一个非常
低抖动的输出时钟。它是理想的
千兆位以太网。输出时钟
的（频率
156.25
or
187.50
兆赫
例如）是由两个设置
LVPECL时钟输出对。 （指定频率的时间
输出频率的精度的顺序。 ）
保证通过内部PLL ，其相位锁定
内部VCSO的参考输入频率（
25
or
30
兆赫例如）。输入参考既可以
是一个外部晶体，利用内部的晶体
振荡器，或者一个稳定的外部时钟源，如
封装晶体振荡器。
XTAL_2
NC
NC
NC
NC
VCC
DNC
DNC
DNC
28
29
30
31
32
33
34
35
36
M902-01
（ TOP VIEW ）
18
17
16
15
14
13
12
11
10
NC
NC
nFOUT1
FOUT1
GND
nFOUT0
FOUT0
VCC
GND
F
EATURES
◆
输出时钟频率从125MHz的到190MHz
（向厂家咨询的频率而定）
◆
两个相同的LVPECL输出对
◆
集成的SAW （表面声波）的延迟线
◆
低抖动0.5ps RMS （超过12kHz的- 20MHz的）
◆
非常适用于千兆位以太网时钟参考
◆
输出至输出歪曲< 100ps的
◆
外部XTAL或LVCMOS的参考输入
◆
可选的外部馈通时钟输入
◆
停止
时钟控制（逻辑1停止输出时钟）
◆
提供工业温度级
◆
单3.3V电源
◆
小9 ×9mm的SMT（表面贴装）封装
图1 ：引脚分配
例如输出频率配置
参考时钟
频率
（兆赫）
20
25
30
25/4
PLL
比
产量
频率
1
（兆赫）
125.00
156.25
187.50
应用
GND
GND
GND
OP_IN
nOP_OUT
雷士
VC
OP_OUT
nOP_IN
1
2
3
4
5
6
7
8
9
GBE
10GbE
12GbE
表1 ：示例输出频率配置
注1 ：指定输出时钟频率在订货时
S
IMPLIFIED
B
LOCK
D
IAGRAM
M902-01
VSCO
外
水晶
or
参考
时钟输入
（例如，25或30MHz的）
XTAL
OSC
分频器
频率
倍增
PLL
O
1
LVPECL
产量
双时钟
（例如， 156.25
或187.50MHz ）
外
环路滤波器
外
时钟
输入
外
时钟
SELECT
产量
时钟停止
控制
图2 ：简化框图
M902-01数据表版本2.1
M902-01 VCSO基于千兆以太网时钟发生器
修订后的24Jun2004
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网络通信&
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集成
电路
系统公司
M902-01
VCSO B
ASED
G
B
权证
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G
enerator
产品数据表
D
ETAILED
B
LOCK
D
IAGRAM
R
环
C
环
R
POST
C
POST
C
POST
R
环
C
环
OP_OUT
R
POST
nOP_OUT
雷士
VC
外
环路滤波器
组件
M902-01
相
探测器
OP_IN
nOP_IN
XTAL_1 / REF_IN
XTAL_2
R
IN
SAW延迟线
XTAL
OSC
R分频器
R=4
R
IN
环路滤波器
扩音器
相
移
VCSO
M分频器
M = 25
O
锁相环（ PLL）的
EXT_CLK
EN_EXT_CLK
停止
1
FOUT1
nFOUT1
FOUT0
nFOUT0
图3 ：详细的框图。
P
IN
D
ESCRIPTIONS
数
1, 2, 3, 10, 14, 26
4
9
5
8
6
7
11, 19, 33
12
13
15
16
17, 18
20, 21, 22
29, 30, 31, 32
23
24
25
27
28
34, 35, 36
名字
GND
OP_IN
nOP_IN
nOP_OUT
OP_OUT
雷士
VC
VCC
FOUT0
nFOUT0
FOUT1
nFOUT1
NC
I / O
CON组fi guration
描述
地
输入
产量
输入
动力
产量
无内部终结者
电源接地连接。
外部环路滤波器的连接。参见图5 ，
外部环路滤波器，对皮克。 4 。
电源连接，连接到+
3.3
V.
时钟输出对，差分LVPECL输出
(
156.25
兆赫的
M902-01-156.2500
)
无内部连接
EN_EXT_CLK
EXT_CLK
停止
XTAL_1 / REF_IN
XTAL_2
DNC
输入
输入
输入
输入
输入
逻辑
1
使
EXT_CLK
输入。
利用逻辑
0
以进行正常操作。
外部时钟馈通：
0
to
200
兆赫
逻辑
1
停止时钟输出。
内部下拉电阻
1
利用逻辑
0
以进行正常操作。
外部晶体连接。也接受
LVCMOS / LVTTL兼容的时钟源。
外部晶体连接。悬空
开车时脚
27
与外部时钟参考。
不要连接。
内部下拉电阻
1
表2 ：引脚说明
注1：内部下拉电阻的典型值，见DC特性，下拉的PG 。 6 。
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M902-01
VCSO B
ASED
G
B
权证
LOCK
G
enerator
产品数据表
该PLL
在PLL （锁相环）包括相
检测仪， VCSO ，反馈分频器（标
“M分频器”），以及一个参考分频器（ “R分频器”）。
反馈分频器的输出VCSO
频率由一个固定值的“M”来匹配参考
由提供给相位检测器的频率
参考分频器。
通过控制VCSO的频率和相位，
相位检测器精确地锁定次数
反馈分频器的输出的相位，以该的
参考分频器的输出。
的VCSO的输出频率之间的关系，
M个分频器，则R分频器和输入参考
频率被定义如下：
M
-
Fvcso =值为fXTAL
×
----
R
对于
M902-01-156.2500
（请参阅“订购信息”第8页。 ） ：
F
UNCTIONAL
D
ESCRIPTION
的M902-01是PLL （锁相环）的基础
时钟发生器，用于产生输出时钟
同步于输入参考时钟。
的M902-01结合了VCSO的灵活性
（电压控制SAW振荡器）与稳定
一个晶体振荡器。
输入参考
输入的参考可以是外部的，离散
晶体或作为一个稳定的外部时钟源，例如
打包（温度补偿）晶体
振荡器。
如果使用外部晶振使用片上晶振
振荡器电路（XTAL OSC） ，外部晶体
应该是一个并行谐振的基本模式
水晶。它适用于
XTAL_1 / REF_IN
和
XTAL_2
输入
销。外部晶体负载电容内饰也
所需。 （请参阅第“水晶规范”。 4 ）
如果外部LVCMOS / LVTTL时钟源时，
它适用于
XTAL_1 / REF_IN
输入引脚。
在任一情况下，参考时钟被提供给
PLL的相位检测器。该M902-01包括
参考分频器，输入参考
频率由一个固定的值“R” ，并将结果提供给
相位检测器。
该
EX_CLK
引脚可用于时钟馈通
模式进行测试。请参阅“外部时钟馈通”
上页。 3 。
VCSO输出频率= 156.25MHz
输入参考频率= 25MHz的
M=25
R= 4
因此，对于
M902-01-156.2500
:
25
-
156.25MHz = 25MHz的
×
---------
4
M
-
输入晶振频率的产品----
R
落入VCSO的锁定范围之内。
外部时钟馈通
该
EXT_CLK
引脚提供一个输入，用于外部
单端时钟直接驱动LVPECL
时钟输出。该引脚用于系统调试
和绩效评价..
EN_EXT_CLK
EXT_CLK
逻辑
1
使
EXT_CLK
输入。
利用逻辑
0
以进行正常操作。
采用外部LVCMOS / LVTTL时钟源
为
0
to
200
MHz的馈通的操作。
离开不活动正常运行。
1
注1 ：在应用EXT_CLK活跃，而SAW PLL
信号通路被激活，它是必要的栅极EXT_CLK到
尽量减少抖动的LVPECL输出对。见
PCB设计
准则ICS SAW锁相环
应用笔记在
www.icst.com/products/appnotes/M000-AN-001.PCBdesign.pdf
停止时钟
该
停止
销将输出时钟进入静止状态。
逻辑1输出时钟是静态的
启用正常运行逻辑0输出时钟
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外部环路滤波器
以提供稳定的PLL的操作，并由此一个低抖动
输出时钟时， M902-01需要使用一个
外部环路滤波器。这是通过提供设置
过滤器引脚（见图5） 。
R
环
C
环
R
POST
C
POST
C
POST
R
环
OP_IN
nOP_IN
4
9
A
PPLICATION
I
载文信息
这部分包括对可选信息
外部晶体并在外部环路滤波器。
环路滤波器的小节提供范例
元件值，并简要介绍了SAW
PLL仿真工具和其他应用程序
可在www.icst.com信息。
外部晶体规格
如果使用外部晶振使用片上晶振
振荡器电路（XTAL OSC） ，外部晶体
应具有以下一般规格：
水晶特定网络阳离子
参数
最小典型最大单位
AT切割石英晶
基本
16
40
C
环
OP_OUT
8
5
R
POST
nOP_OUT
雷士
6
7
VC
图5 ：外部环路滤波器
f
0
f/f
0
晶型
振荡模式
额定频率范围
频率公差@
+25
o
C
1
兆赫
PPM
PPM
PPM
±
15
±
50
±
5
50
7
f/f
C
/ T
A
频率稳定度
-40至+85
o
C
1
f/f
0
/ Y老化，每年的（第一个） @
+25
o
C
1
ESR
该环路滤波器被实现为差动电路
以尽量减少系统噪音的干扰。由于该
差分信号路径的设计，实施
需要两个相同的互补RC滤波器作为
在这里显示。见表4 ，外部环路滤波器
元件值，如下。
外部环路滤波器元件值
PLL带宽阻尼R回路空调回路后后
因素
(
k
)
(
F
)
(
k
)
(
pF
)
(
千赫
)
0.5
1.5
1
2.1
2
6.4
10.6
3
3.0
3.3
1.1
4.5
4.2
1.5
4.7
4.7
20.0
33.0
4.70
1.00
0.10
0.10
0.03
20
10
10
20
20
150
150
150
270
120
C
S
C
L
P
0
等效串联电阻
旁路电容
杂散响应（非谐波）
负载电容，
并联负载谐振
驱动电平
16
0.1
pF
-
40
dBc的
32
1.0
pF
mW
表3 ：外部环路滤波器元件值
注1：这些频率容差规格适合
a
±100
ppm的时钟输出频率要求。
表4 ：外部环路滤波器元件值
外部晶体将被施加到
XTAL_1 / REF_IN
和
XTAL_2
输入引脚。外部晶体负载电容
也是必需的。
推荐外部晶体结构
M902-01
M9xx-0x
XTAL_1 / REF_IN
C1
注1 ：最佳的环路带宽使用外部基准时
水晶。将有助于减轻对晶体的干扰
正弦时钟波形，因此，将最小化
器件的输出时钟抖动。
注2 ：另类环路滤波器设置使用外部基准时，
ENCE结晶。更小的C环可降低回路的阻尼系数与
可以忽略不计产出增加抖动。
注3 ：最佳环路带宽使用外部基准时，
晶体振荡器。方波时钟基准不
需要尽可能多的抖动衰减，其允许更广泛的
环路带宽，提高了系统的噪声容限。
XTAL
XTAL_2
C2
XTAL OSC
请参阅M902-01产品网页在
www.icst.com/products/summary/m902-01.htm的
更多的产品信息。
图4 ：推荐外部晶体结构
XTAL = 25或30 MHz时，负载电容规格= 18 pF的
C1 = 27 pF的
C2 = 33 pF的
外部负载电容C1和C2呈现15粉煤的负荷
到晶体（它们是通过由晶体见于系列
常见的接地连接） 。与附加的印刷电路板的
走线电容和M902-01输入电容，总
负载晶体约18 PF 。
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PLL仿真工具可用
免费的PC软件应用程序可在ICS网站
（ www.icst.com ） 。在M2000时序模块的PLL
模拟器是一个可下载的应用程序，模拟
PLL抖动和漂移转移特性。这
使用户能够设定适当的外部环
在一个给定的应用程序组件的值。
请参阅SAW PLL模拟软件的网页，在
www.icst.com/products/calculators/m2000filterSWdesc.htm
了解更多信息。
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产品数据表
SAW PLL应用笔记提供
ICS的网站（ www.icst.com ）也有应用
须知：
PCB布局指南（包括特殊详细
用于防止问题诸如外部指令
参考串扰）
任何新的特殊设备应用程序细节，可能
可用
说明使用PLL模拟软件
准则PCB制造（包括recom-
谁料PCB封装，焊料掩膜和炉
简介）
请参考SAW PLL应用笔记网页在
www.icst.com/products/appnotes/SawPllAppNotes.htm
应用笔记和附加产品
信息可能变得可用。
A
BSOLUTE
M
AXIMUM
R
ATINGS1
符号参数
等级
单位
V
I
V
O
I
O
V
CC
T
S
输入电压
输出电压
输出电流
电源电压
储存温度
-
0.5
到V
CC
+
0.5
-
0.5
到V
CC
+
0.5
25
4.6
V
V
mA
V
o
C
-
45
到+
100
表5 ：绝对最大额定值
注1 ：超出上述绝对最大额定值强调可能会造成永久性损伤
装置。这些评价只强调规范。产品在这些条件下的功能操作
或者超出任何条件操作推荐条件，直流特性，或上市
交流特性是不是暗示。暴露在绝对最大额定值条件下长时间
可能会影响产品的可靠性。
R
ECOMMENDED
C
作者ONDITIONS
O
PERATION
符号参数
民
3.135
典型值
3.3
最大
3.465
单位
V
CC
T
A
正电源电压
工作环境温度
广告
产业
V
o
C
o
C
0
-40
+
70
+
85
表6 ：操作条件推荐
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