瑞萨的LSI
M5M5V5A36GP-75,85
18874368 - BIT （ 524288 - WORD 36位）
流通网络SRAM
引脚功能
针
A0~A18
名字
同步
地址
输入
同步
字节写
使
功能
这些输入被登记，并且必须满足建立和保持时间周围的上升沿
CLK 。 A0和A1是地址字段的两个最低显著位（ LSB），并设置内部
突发计数器，如果突发需要。
这些低电平输入允许时，写入周期处于活动状态，单个字节写入
必须满足建立和保持周围CLK的上升沿时间。字节写操作必须
上认定的相同的周期的地址。 BW的与地址相关联的，并适用于
随后的数据。 BWA ＃控制DQA ， DQPa销; BWB ＃控制DQB ， DQPb销; BWC ＃
控制DQC ， DQPc销; BWD ＃控制DQD ， DQPd引脚。
这个信号寄存器的地址，数据，芯片启用，字节写使能
和突发其上升沿控制输入。所有的同步输入必须
满足建立和保持全天候的上升沿时间。
这个低电平输入，用来使能的设备和进行采样，只有当新的外部
地址被加载（ ADV为低） 。
此活性高输入，用来使能设备和采样只有当一个新的外部
地址被加载（ ADV为低） 。此输入可用于存储器深度扩展。
这个低电平输入，用来使能的设备和进行采样，只有当新的外部
地址被加载（ ADV为低） 。此输入可用于存储器深度扩展。
此低电平有效的异步输入使能数据的I / O输出驱动器。
高电平时，此输入用于推进内部突发计数器，控制后突发访问
外部地址被加载。当HIGH ，W ＃被忽略。的低电平引脚允许新
地址在CLK的上升沿被装入。
此低电平输入允许CLK整个设备进行传播。当高，设备
忽略CLK输入有效的内部扩展了以前的CLK周期。该输入必须
满足建立和保持周围CLK的上升缘时间。
该直流操作引脚允许的任意交错爆裂或线性突发的选择。如果该引脚为
高开或常闭，交错发生爆裂。当该引脚为低电平时，线性爆裂时，输入
泄漏到该引脚的电流。
此高电平有效的异步输入，使设备在进入低功耗待机模式
其中所述存储器阵列中的所有数据将被保留。当激活时，所有其他的输入将被忽略。当此
引脚为低电平或NC的SRAM正常工作。
这种积极的投入决定了周期型时， ADV为低。这是唯一的手段
确定读取和写入。读周期可能不会被转换成写入（副
反之亦然），比通过加载新的地址等。一个低引脚上允许写字节操作
且必须满足的建立和保持周围CLK的上升沿时间。全总线宽度写道：
如果发生的所有字节写使能低。
字节“a”是DQA ， DQPa销;字节“ B”是DQB ， DQPb销;字节“c”是DQC ， DQPc销;字节“ d”是
DQD ， DQPd引脚。输入数据必须满足建立和保持各地CLK上升沿时间。
核心供电
核心地
I / O缓冲器电源
I / O缓冲器地面
这些引脚应连接到HIGH
这些引脚应连接到低
这些引脚没有内部连接，并可以连接到地面。
BWA ＃ ， BWB ＃ ，
BWC ＃ ， BWD ＃
CLK
E1#
E2
E3#
G#
ADV
CKE ＃
LBO ＃
ZZ
时钟输入
同步
芯片使能
同步
芯片使能
同步
芯片使能
OUTPUT ENABLE
同步
地址
前进/负载
同步
时钟使能
突发模式
控制
贪睡
启用
W#
同步
读/写
DQA ， DQPa ， DQB ， DQPb
DQC ， DQPc ， DQD ， DQPd
V
DD
V
SS
V
DDQ
V
SSQ
MCH
MCL
NC
同步
数据I / O
V
DD
V
SS
V
DDQ
V
SSQ
必须连接高
必须连接低
无连接
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初步
M5M5V5A36GP - 75,85 REV.1.0
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