集成
电路
系统公司
产品数据表
M2040
FIN_SEL1
GND
AUTO
DIF_REF0
nDIF_REF0
REF_SEL
DIF_REF1
nDIF_REF1
VCC
27
26
25
24
23
22
21
20
19
F
Characteristic低频
T
RANSLATION
PLL
同
A
反对派
S
WITCH
P
IN
A
SSIGNMENT
（ 9 ×9mm的SMT）的
G
ENERAL
D
ESCRIPTION
在M2040是VCSO （压控SAW
振荡器）的时钟发生器
PLL设计的全天候保护，
频率转换和抖动
衰减容错
计算应用。它的特点
与两个双差分输入
输入选择的模式：手动
并自动在时钟故障。时钟
乘法比和输出分频比为
引脚选择。外部回路元件允许
剪裁PLL环路响应。
F
EATURES
◆
集成的SAW （表面声波）的延迟线;
400.00或533.3334 MHz的VCSO频率;
*
输出
VCSO频率或半;引脚可配置分频器
◆
失锁（ LOL ）指示器输出
◆
窄带宽控制输入（ NBW针） ;
初始化（ INIT ）输入NBW覆盖在电
◆
双参考时钟输入，支持LVDS ， LVPECL ，
LVCMOS ， LVTTL
◆
自动（不可恢复）的参考时钟重选
在时钟故障;控制PLL的转换速率可确保
在重选的参考系统正常运行
◆
确认引脚指示积极选择
参考输入
◆
偶差分LVPECL输出
◆
的< 0.5ps rms的低相位抖动，典型的
（ 12kHz至20MHz或50kHz至80MHz的）
◆
提供工业级温度
◆
单3.3V电源
◆
小9 ×9mm的SMT（表面贴装）封装
FIN_SEL0
MR_SEL
REF_ACK
大声笑
NBW
VCC
DNC
DNC
DNC
28
29
30
31
32
33
34
35
36
M2040
（ TOP VIEW ）
18
17
16
15
14
13
12
11
10
P_SEL
INIT
nFOUT0
FOUT0
GND
nFOUT1
FOUT1
VCC
GND
图1 ：引脚分配
例如输入/输出频率组合
输入（兆赫） VCSO * （兆赫）
200.0000
400.0000
213.3333
266.6667
533.3334
284.4444
输出（兆赫）
200.0000
400.0000
266.6667
533.3334
表1 ：实施例的输入/输出频率的组合
*指定在订购时VCSO中心频率。
S
IMPLIFIED
B
LOCK
D
IAGRAM
环路滤波器
M2040
NBW
MUX
PLL
相
探测器
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_ACK
REF_SEL
AUTO
AUTO
INIT
大声笑
MR_SEL
FIN_SEL1 ： 0
P_SEL
2
REF SEL
0
r除以
VCSO
1
0
1
M股利
大声笑
相
探测器
MFIN分频器
GND
GND
GND
OP_IN
nOP_OUT
雷士
VC
OP_OUT
nOP_IN
1
2
3
4
5
6
7
8
9
FOUT0
nFOUT0
M / R分频器
P分频器
MFIN分频器
LUT
LUT
FOUT1
nFOUT1
图2 ：简化框图
M2040数据表修订版1.0
M2040频率转换锁相环与自动切换
修订后的28Jan2005
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M2040
F
Characteristic低频
T
RANSLATION
PLL
同
A
反对派
S
WITCH
产品数据表
P
IN
D
ESCRIPTIONS
数
1, 2, 3, 10, 14, 26
4
9
5
8
6
7
11, 19, 33
12
13
15
16
17
名字
GND
OP_IN
nOP_IN
nOP_OUT
OP_OUT
雷士
VC
VCC
FOUT1
nFOUT1
FOUT0
nFOUT0
INIT
I / O
CON组fi guration
描述
地
输入
产量
输入
动力
产量
产量
输入
无内部终结者
无内部终结者
内部上拉电阻
1
内部下拉
1
偏置到Vcc / 2的
2
输入
内部下拉电阻
1
输入
内部下拉电阻
1
偏置到Vcc / 2的
2
输入
内部下拉电阻
1
输入
输入
输入
内部下拉电阻
1
内部上拉电阻
1
内部上拉电阻
1
电源接地连接。
外部环路滤波器的连接。参见图5 ，
外部环路滤波器，对皮克。 7 。
电源连接，连接到+
3.3
V.
时钟输出对1差分LVPECL 。
时钟输出对0差分LVPECL 。
上电初始化; LVCMOS / LVTTL ：
逻辑
1
如果允许设备进入狭窄的模式
选择输入（除了必须具有8 LOL = 0计数）
逻辑
0
强制器件进入宽带宽模式。
后PLL ，P分频器选择。 LVCMOS / LVTTL 。
见表5 ，P分频选择器值
和频率，对皮克。 3 。
参考差分LVPECL / LVDS
时钟输入差分LVPECL / LVDS或单
对1 。
端LVCMOS / LVTTL
参考时钟输入选择。 LVCMOS / LVTTL 。
逻辑
1
选择DIF_REF1 / nDIF_REF1输入
逻辑
0
选择DIF_REF0 / nDIF_REF0输入
参考差分LVPECL / LVDS
时钟输入差分LVPECL / LVDS或单
对0 。
端LVCMOS / LVTTL
自动/手动重选模式时钟输入：
逻辑
1
在时钟故障自动重选
（不可恢复）
逻辑
0
只有手动选择（使用REF_SEL ）
I
NPUT时钟频率选择。 LVCMOS / LVTTL 。
（为
FIN_SEL1 ： 0
见
表3
上页。 3. ）
M & PLL分频比的选择。 LVCMOS / LVTTL 。
（为
MR_SEL
见
表4
上页。 3. ）
参考确认引脚输入多路复用器的状态;
输出当前选择的参考输入对：
逻辑
1
指示
nDIF_REF1 ， DIF_REF1
逻辑
0
指示
nDIF_REF0 ， DIF_REF0
失锁指示灯输出。
3
逻辑
1
表示失锁。
逻辑
0
表示锁定状态。
窄带启用。 LVCMOS / LVTTL ：
逻辑
1
- 窄的环路带宽
, R
IN
= 2100k
.
.
逻辑
0
- 宽（正常）带宽
, R
IN
= 100k
不要连接。
表2 ：引脚说明
18
20
21
22
23
24
P_SEL
nDIF_REF1
DIF_REF1
REF_SEL
nDIF_REF0
DIF_REF0
25
27
28
29
AUTO
FIN_SEL1
FIN_SEL0
MR_SEL
30
REF_ACK
产量
31
大声笑
产量
内部上拉电阻
1
32
34, 35, 36
NBW
DNC
输入
注1 ：对于内部上拉和下拉电阻的典型值，见
DC特性
上页。 8 。
注2 ：偏于到Vcc / 2，具有50kΩ的至Vcc和50kΩ的接地。浮若使用DIF_REF1为LVCMOS输入。看
DC特性
上页。 8 。
注3 ：见LVCMOS输出在第直流特性。 8 。
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M2040
F
Characteristic低频
T
RANSLATION
PLL
同
A
反对派
S
WITCH
产品数据表
D
ETAILED
B
LOCK
D
IAGRAM
R
环
C
环
R
POST
C
POST
C
POST
R
环
C
环
OP_OUT
R
POST
nOP_OUT
雷士
VC
外
环路滤波器
组件
M2040
OP_IN
nOP_IN
NBW
MUX
PLL
相
探测器
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_ACK
REF_SEL
AUTO
AUTO
INIT
大声笑
MR_SEL
FIN_SEL1 ： 0
P_SEL
2
REF SEL
R
IN
0
R
分频器
R
IN
环路滤波器
扩音器
1
相
锁定
环
（PLL）的
SAW延迟线
相
移
VCSO
M
0
1
大声笑
相
探测器
分频器
MFIN
分频器
FOUT0
nFOUT0
M / R分频器
P分频器
FOUT1
nFOUT1
MFIN分频器
LUT
LUT
图3 ：详细的框图。
PLL
IVIDER
S
选举
T
ABLES
MFIN （频率输入）分频器查找表（ LUT ）
该
FIN_SEL1 ： 0
引脚选择反馈分频器值
（ “ MFIN ”）。
FIN_SEL1 ： 0
后分频PLL
在M2040还采用了后PLL （ P）分隔为
输出时钟。它把VCSO的频率以产
两个可选输出频率之一（1/2或1/1
的VCSO的频率）。看来，选频
在两个时钟输出对。该
P_SEL
引脚选择
值的P分。
例如： M2040-533.3334
1
1
0
0
1
0
1
0
MFIN价值
1
4
8
32
表3 ： MFIN （频率输入）分频器查找表（ LUT ）
P_SEL
P值
2
1
M / R分频器比率查找表（ LUT）的
该
MR_SEL
引脚选择的反馈和参考
分频值M和R分别。
MR_SEL
M R
1
0
输出频率
（兆赫）
266.6667
533.3334
表5 ：P分频器选择器值和频率
描述
0
1
32 16
使用时，散热片= 32/16 = 1/2 Fvcso
（例如，翅=
266.6667MHz
， Fvcso =
533.3334MHz
1
)
使用时，散热片= 30/16 = 0.53334 Fvcso
30 16
（例如，翅=
284.444MHz
， Fvcso =
533.3334 MHz的
1
)
表4： M / R分频器比率查找表（ LUT）的
注1 ： Fvcso =例533.3334MHz在M2040-01-533.3334 。
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F
Characteristic低频
T
RANSLATION
PLL
同
A
反对派
S
WITCH
产品数据表
输入参考时钟
两个参考时钟输入和选择MUX是
提供的。无论是参考时钟输入可以接受
差分时钟信号（例如LVPECL或LVDS ）或
一个单端时钟输入（ LVCMOS或LVTTL上
非反相输入端） 。
对未选择的单端参考时钟
参考输入可引起增加的输出
时钟抖动。出于这个原因，差分基准
输入者优先;从微分干涉
输入上的非选择的输入是最小的。
F
UNCTIONAL
D
ESCRIPTION
该M2040是PLL （锁相环）的时钟
发生器，用于产生两个输出时钟
同步到两种可选输入参考1
时钟。内置高“ Q” SAW延迟线提供
低抖动时钟输出。
该器件的引脚配置为反馈分压器和
输出分频器值。输出LVPECL兼容。
外部环路滤波器元件值设置PLL
带宽优化抖动衰减特性。
该器件具有两个双重差分输入
输入选择模式：手动，自动时
时钟故障。 （差分输入在内部
构造成易于单端操作。 ）
在M2040包括：锁的损失（
大声笑
）指示器，一个
参考MUX状态确认引脚（
REF_ACK
), a
窄带宽控制输入引脚（
NBW
销） ，和一个
上电初始化（
INIT
）输入（它覆盖
NBW=0
便于采集阶段锁） 。
无中断切换（ HS ）是一个可选功能，
提供了在一个受控的输出时钟相位变化
基准时钟重选。 HS是由触发损失
的锁定检测由PLL 。
一个单端输入的配置已经
通过偏置便利
nDIF_REF0
和
nDEF_REF1
到Vcc / 2，
用50kΩ的至Vcc和50kΩ的接地。输入时钟
结构，以及如何使用它与任何
LVCMOS / LVTTL输入或直流耦合LVPECL
时钟，示于图4 。
DIF_REF0
50k
VCC
50k
X
50k
MUX
LVCMOS /
LVTTL
nDIF_REF0
VCC
127
0
DIF_REF1
LVPECL
1
82
VCC
127
50k
VCC
50k
nDIF_REF1
REF_SEL
82
50k
图4 ：输入参考时钟
差分输入
差分LVPECL输入连接到两个
基准输入引脚通常的方式。外部
在图4所示的负载端接电阻器（在
127
和
82
电阻器），非常适合于交流和直流
耦合LVPECL参考时钟线。这些提供
该
50
负载终端和VTT的偏置电压。
单端输入
单端输入（ LVCMOS或LVTTL ）是
连接到非反相输入端的参考引脚
(
DIF_REF0
or
DIF_REF1
） 。反相参考输入引脚
(
nDIF_REF0
or
nDIF_REF1
）必须悬空。
在单端工作，未使用时，反相
输入引脚（ nDIF_REF0或
nDEF_REF1)
悬空（不
连接） ，输入将自偏置在VCC / 2 。
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PLL操作
在M2040是一个完整的时钟PLL 。它采用了相
检测器和可配置的分频器来同步
输出与所选择的参考时钟的VCSO的。
所述的“M”分频器（与“ MFIN ”分频器）分割
VCSO的输出频率，其结果送入到加
相位检测器的输入。
频率输入端（ “ MFIN ”），分频器提供设备
要适于与其它输入使用的能力
频率。
M2040
F
Characteristic低频
T
RANSLATION
PLL
同
A
反对派
S
WITCH
产品数据表
的锁定指示灯输出引脚损失
在正常的设备操作中，当PLL被锁定，
大声笑
保持在逻辑
0
。情况下，当
VCSO不能锁定到输入（如由测定
反馈之间大于4纳秒的差异
和在相位检测器的基准时钟的上升沿）
该
大声笑
输出为逻辑1。
大声笑
引脚将返回
回到逻辑
0
当相位检测器误差不
超过2纳秒。锁定指示灯的损失是低电流
CMOS输出。
窄的环路带宽控制引脚（引脚NBW ）
狭窄的环路带宽控制引脚（
NBW
针）是
包括调整PLL环路带宽。在正常
（宽）带宽模式（
NBW
=
0
） ，内部电阻
凛是100kΩ的。与
NBW
引脚有效时，内部
电阻轮回变为2100kΩ 。此降低了环
带宽的约21倍（2100 /100）和
约4.6（平方根降低了阻尼因子
21 ） ，假设同样的环路滤波器元件。
的“R”的分压器的输出被馈送到负输入端
相位检测器的。相位检测器比较，其
两个输入。相位检测器输出，过滤
外部，使VCSO以增加或减少在
频率根据需要相位和频率锁定
VCSO的参考输入。
M PLUS MFIN的值直接影响闭环
带宽。
标称VCSO的中心之间的关系
频率（ Fvcso ） ，M个除法器，并且输入
基准频率（ Fref_clk ）为：
-
Fvcso
=
Fref_clk
×
-------------------------
在M，R和MFIN分频器可以通过销被设置
使用输入管脚配置
MR_SEL
,
FIN_SEL1和
FIN_SEL0
.
P分频器和输出
在M2040提供了两个差分LVPECL输出
对：
FOUT0
和
FOUT1.
一个输出分频器（以下简称“ P”
除法器）用于两
FOUT0
和
FOUT1
产量
对。通过使用P分频器，其输出频率可以
是VCSO频率（ Fvcso ）或1/2 Fvcso 。
该
P_SEL
引脚选择为P分频值：逻辑
1
集P划分逐
2,
逻辑
0
集P划分逐
1
.
见表5 ，P分频选择器值
和频率，对皮克。 3 。
M
×
MFIN
R
当P分频器在内，完整的关系
船的输出频率（的F out ）被定义为：
M
×
MFIN
Fvcso
-
FOUT
=
-------------------
=
Fref_clk
×
-------------------------
P
R
×
P
M2040数据表修订版1.0
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