集成
电路
系统公司
产品数据表
M1025/26
VCSO B
ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
P
IN
A
SSIGNMENT
（ 9 ×9mm的SMT）的
MR_SEL3
GND
NC
DIF_REF0
nDIF_REF0
REF_SEL
DIF_REF1
nDIF_REF1
VCC
MR_SEL2
MR_SEL0
MR_SEL1
大声笑
NBW
VCC
DNC
DNC
DNC
27
26
25
24
23
22
21
20
19
G
ENERAL
D
ESCRIPTION
在M1025 / 26是VCSO （压控SAW
振荡器）的抖动时钟
衰减器PLL设计的时钟
抖动衰减和频率
翻译。该装置是理想的
生成发送参考
时钟用于光网络系统
支持高达2.5Gb的数据传输速率。
它可以起到抖动衰减一
地层基准时钟或在循环的恢复的时钟
定时模式。在M1025 / 26模块包括
专有的SAW （表面声波）延迟线作为
的VCSO的一部分。这导致一个高频率，
高Q值，低相位噪声振荡器，低保证
固有输出抖动。
◆
集成SAW延迟线;的< 0.5ps低相位抖动
RMS ，典型（ 12kHz至20MHz ）
◆
62.5至175 MHz输出频率
（指定在订购时VCSO输出频率）
◆
LVPECL时钟输出（ CML和LVDS可供选择）
◆
参考时钟输入支持差分LVDS ，
LVPECL ，以及单端LVCMOS ， LVTTL
◆
锁（ LOL ）输出引脚的损失;窄带宽
控制输入（ NBW引脚）
◆
自动切换（ AUTO引脚） - 自动（不可恢复）
在时钟故障参考时钟重选
◆
确认引脚（ REF_ACK销）表示积极
选择的参考输入
◆
无中断切换（ HS）选择有或无期
打造出（ PBO ） ，使SONET （ GR- 253 ） / SDH
（ G.813 ）重选过程中MTIE和TDEV合规
◆
引脚可选的反馈和参考分频比
◆
单3.3V电源
◆
小9 ×9mm的SMT（表面贴装）封装
28
29
30
31
32
33
34
35
36
M1025
M1026
（ TOP VIEW ）
18
17
16
15
14
13
12
11
10
P_SEL0
P_SEL1
NFOUT
FOUT
GND
REF_ACK
AUTO
VCC
GND
F
EATURES
图1 ：引脚分配
例如I / O时钟频率组合
运用
M1025-11-155.5200或M1026-11-155.5200
输入参考
时钟（ MHz）的
(M1025)
(M1026)
GND
GND
GND
OP_IN
nOP_OUT
雷士
VC
OP_OUT
nOP_IN
1
2
3
4
5
6
7
8
9
PLL比率
（引脚可选）
(M1025)
(M1026)
输出时钟
（兆赫）
（引脚可选）
19.44或38.88
77.76
155.52
622.08
8或4
2
1
0.25
155.52
or
77.76
表1 ：实施例的I / O时钟频率的组合
S
IMPLIFIED
B
LOCK
D
IAGRAM
M1025/26
NBW
MUX
PLL
相
探测器
环路滤波器
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_ACK
REF_SEL
AUTO
AUTO
REF SEL
0
r除以
VCSO
1
0
1
M分频器
大声笑
相
探测器
大声笑
FOUT
NFOUT
MR_SEL3 ： 0
4
M / R
分频器
LUT
P分频器
（1 ，2，或三态）
三态
P_SEL1 ： 0
2
P分频器
LUT
图2 ：简化框图
M1025 / 26数据表版本1.0
M1025 / 26 VCSO基于PLL的时钟与自动切换
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集成
电路
系统公司
M1025/26
VCSO B
ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
产品数据表
P
IN
D
ESCRIPTIONS
数
1, 2, 3, 10, 14, 26
4
9
5
8
6
7
11, 19, 33
12
名字
GND
OP_IN
nOP_IN
nOP_OUT
OP_OUT
雷士
VC
VCC
AUTO
I / O
CON组fi guration
描述
地
输入
产量
输入
动力
输入
电源接地连接。
外部环路滤波器的连接。
参见图5 ，外部环路滤波器，对皮克。 9 。
电源连接，连接到+
3.3
V.
自动/手动重选模式时钟输入：
内部下拉电阻
1
逻辑
1
在时钟故障自动重选
（不可恢复）
逻辑
0
只有手动选择（使用
REF_SEL
)
参考确认引脚输入多路复用器的状态;输出
当前选择的参考输入对：
逻辑
1
指示
nDIF_REF1 ， DIF_REF1
逻辑
0
指示
nDIF_REF0 ， DIF_REF0
无内部终结者
时钟输出对。差分LVPECL （ CML ， LVDS可用） 。
13
15
16
17
18
20
21
22
23
24
25
27
28
29
30
31
REF_ACK
FOUT
NFOUT
P_SEL1
P_SEL0
nDIF_REF1
DIF_REF1
REF_SEL
nDIF_REF0
DIF_REF0
NC
MR_SEL3
MR_SEL2
MR_SEL0
MR_SEL1
大声笑
产量
产量
，P分频器选择。 LVCMOS / LVTTL 。见表5 ，
内部下拉电阻
1
后PLL查找表（ LUT ） ，上页。 4 。
P分频器
输入
输入
输入
参考时钟输入对1差分LVPECL或LVDS 。
在反相端电阻偏置支持TTL或LVCMOS 。
内部下拉电阻
1
参考时钟输入选择。 LVCMOS / LVTTL ：
内部下拉电阻
1
逻辑
1
SELECTS
DIF_REF1 ， nDIF_REF1 。
逻辑
0
SELECTS
DIF_REF0 ， nDIF_REF0
.
参考时钟输入对0的差分LVPECL或LVDS 。
在反相端电阻偏置支持TTL或LVCMOS 。
内部下拉电阻
1
无内部连接。
内部下拉电阻
1
偏置到Vcc / 2的
2
偏置到Vcc / 2的
2
输入
M和R分频值选择。 LVCMOS / LVTTL 。
看表3和表4中， M和R分频器查找表（ LUT）的
上页。 3 。
失锁指示灯输出。断言当内部PLL是
不跟踪频率和相位与输入的参考。
3
逻辑
1
表示失锁。
逻辑
0
表示锁定状态。
窄带启用。 LVCMOS / LVTTL ：
逻辑
1
- 窄的环路带宽
, R
IN
= 2100k
.
逻辑
0
- 宽带宽
, R
IN
= 100k
.
表2 ：引脚说明
产量
32
34, 35, 36
NBW
DNC
输入
内部上拉电阻
1
不要连接。
注1 ：对于内部上拉和下拉电阻的典型值，见
DC特性
上页。 11 。
注2 ：偏toVcc / 2，用50kΩ的到Vcc和50kΩ的接地。看
差分输入偏置到VCC / 2
上页。 11 。
注3 ：见
LVCMOS输出
in
DC特性
上页。 11 。
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ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
产品数据表
D
ETAILED
B
LOCK
D
IAGRAM
R
环
C
LO OP
R
POST
C
PO ST
C
PO ST
R
环
C
LO OP
OP_OUT
R
POST
nOP_OUT
雷士
VC
外
环路滤波器
组件
M1025/26
OP_IN
nOP_IN
无中断切换（ HS）选项。
NBW
M UX
PLL
相
探测器
HS采用相位构建角。
R
IN
DIF_REF0
nDIF_REF0
DIF_REF1
nDIF_REF1
REF_ACK
REF_SEL
AUTO
AUTO
REF SEL
0
r除以
R
IN
环路滤波器
上午plifier
1
相
锁定
环
（PLL）的
SAW延迟线
相
移
VCSO
0
1
M分频器
大声笑
相
探测器
LO L
M / R分频器
LUT
M R_SEL3 ： 0
4
（1 ，2，或三态）
P分频器
三态
FO UT
UT NFO
P_SEL1 ： 0
2
P分频器
LUT
图3 ：详细的框图。
D
IVIDER
S
选举
T
ABLES
M和R分频器查找表（ LUT）的
该
MR_SEL3 ： 0
引脚选择的反馈和参考
分频值M和R ，使调节圈
带宽和抖动容限。所述查找表发生变化
通过器件。 M1025和M1026定义在
表3和表4分别。
M1025 M / R分频器LUT
相DET。
总
翅片
频率。为
MR_SEL3 ： 0
M事业部r除以PLL
155.52MHz
155.52MHz
比VCSO （兆赫）
VCSO （兆赫）
冷杉3和4提供例如鳍和相位
检测的频率与
155.52MHz
VCSO
设备（ M1025-11-155.5200和
M1026-11-155.5200).
请参阅第“订购信息” 。 14 。
M1026 M / R分频器LUT
相DET。
总
翅片
频率。为
MR_SEL3 ： 0
M事业部r除以PLL
155.52MHz
155.52MHz
比VCSO （兆赫）
VCSO （兆赫）
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
8
32
128
512
2
8
32
128
1
4
16
64
1
4
16
1
4
16
64
1
4
16
64
1
4
16
64
4
16
64
8
8
8
8
2
2
2
2
1
1
1
1
不适用
0.25
0.25
0.25
19.44
19.44
19.44
19.44
77.76
77.76
77.76
77.76
155.52
155.52
155.52
155.52
不适用
622.08
622.08
622.08
19.44
4.86
1.215
0.30375
77.76
19.44
4.86
1.215
155.52
38.88
9.72
2.43
不适用
155.52
38.88
9.72
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
4
16
64
256
2
8
32
128
1
4
16
64
1
4
16
1
4
16
64
1
4
16
64
1
4
16
64
4
16
64
4
4
4
4
2
2
2
2
1
1
1
1
不适用
0.25
0.25
0.25
38.88
38.88
38.88
38.88
77.76
77.76
77.76
77.76
155.52
155.52
155.52
155.52
不适用
622.08
622.08
622.08
38.88
9.72
2.43
0.6075
77.76
19.44
4.86
1.215
155.52
38.88
9.72
2.43
不适用
155.52
38.88
9.72
测试模式
1
测试模式
1
表3： M1025 M / R分频器的LUT
表4： M1026 M / R分频器的LUT
注1 ：工厂测试模式;不要使用。
注1 ：工厂测试模式;不要使用。
M1025 / 26数据表版本1.0
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电路
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一般准则的M和R分频器选择
M1025/26
VCSO B
ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
产品数据表
对于M / R分频器选择的一般原则（见
了解更多详细信息如下页） ：
F
UNCTIONAL
D
ESCRIPTION
在M1025 / 26是PLL （锁相环）的基础
时钟发生器，用于产生一个输出时钟同步的
认列之为两种可选输入参考时钟之一。
内部高"Q" SAW延迟线提供低抖动
信号性能。
销的选定查找表来选择所述锁相环
反馈分频器（M DIV）和参考分频器（R DIV）
如图
表3和表4页。 3 。
这些查询
表格提供了灵活性，同时整体频率
倍增率（总的PLL比）和相位检测器
频率。
在M1025 / 26包括锁定的损失（
大声笑
）指标，
它提供状态信息，以制
管理软件。窄带宽（
NBW
)
控制销被设置成的新机制
调整PLL环路带宽，而不会影响
鉴相器频率。
自动输入重选功能，或“自动切换”
也被包括在M1025 / 26 。当自动切换
开启模式下，设备将自动切换到
其他参考时钟输入时，当前
选择的参考时钟出现故障。参考选择是
不可逆的，这意味着只有一个参考
重选将在每个时间自动切换是由
重新启用。
除了自动切换功能，无中断切换
和相位构建选项可以与订购
装置。的无中断切换和相位构建
选项有助于确保SONET / SDH MTIE和TDEV
在手动或自动输入达标
引用重选。
较低的相位检测器的频率应当用于
循环定时应用，以保证PLL跟踪，
尤其是在GR- 253抖动容限测试。该
建议的最大鉴相器频率
循环定时模式
19.44MHz
。 LOL的引脚应
不是在循环定时模式中使用。
当
大声笑
被用于系统健康监测，
相位检测器的频率应当
5MHz
or
更大的。低相位检测器频率进行
大声笑
过于敏感，较高的鉴相器
频率使
大声笑
较不敏感。
前述准则还当使用适用
自动切换模式中，由于自动切换使用
该
大声笑
输出为时钟故障检测。
P分频器查找表（ LUT ）
该
P_SEL1
和
P_SEL0
引脚选择后分频PLL
该SAW的值P的输出频率可以
除以
1
or
2
或输出可以作为三态
表5规定。
P_SEL1 ： 0
P值
2
1
2
三态
M1025-155.5200或M1026-155.5200
0
0
1
1
0
1
0
1
输出频率（ MHz）的
77.76
155.52
77.76
不适用
表5 ：P分频器查找表（ LUT）的
M1025 / 26数据表版本1.0
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集成
电路
系统公司
输入参考时钟
两个参考时钟输入和选择MUX是
提供的。无论是参考时钟输入可以接受
差分时钟信号（例如LVPECL或LVDS ）或
一个单端时钟输入（ LVCMOS或LVTTL上
非反相输入端） 。
对未选择的单端参考时钟
参考输入可引起增加的输出
时钟抖动。出于这个原因，差分基准
输入者优先;从微分干涉
输入上的非选择的输入是最小的。
M1025/26
VCSO B
ASED
C
LOCK
PLL
同
A
反对派
S
WITCH
产品数据表
PLL操作
在M1025 / 26是一个完整的时钟PLL 。它采用了相
检测器和可配置的分频器来同步
输出与所选择的参考时钟的VCSO的。
在“M”分频器VCSO输出频率，
结果送入相位的+输入
探测器。的“R”的分压器的输出被馈入
相位检测器的负输入端。相位检测器
它的两个输入进行比较。相位检测器输出，
外部滤波，使VCSO增加或
根据需要对相位减小速度和
频率锁定VCSO的参考输入。
对M分频器的值直接影响闭环
带宽。
单端输入的实施已
通过偏置便利
nDIF_REF0
和
nDEF_REF1
到Vcc / 2，
用50kΩ的至Vcc和50kΩ的接地。图4示出了
输入时钟的结构和它的使用方式与任一
LVCMOS / LVTTL输入或直流耦合LVPECL
时钟。
DIF_REF0
50k
VCC
50k
X
50k
MUX
LVCMOS /
LVTTL
nDIF_REF0
VCC
0
DIF_REF1
LVPECL
127
VCC
127
VCC
50k
1
标称VCSO的中心之间的关系
频率（ Fvcso ） ，M个分频器， R分频器，并且
输入参考频率（FIN ）为：
M
-
Fvcso
=
鳍
×
---
R
对于可用M分频器和R分频器查表
组合，
表3和表4页。 3
列出总PLL
比率以及翅片时使用
M1025-11-155.5200
or
该
M1026-11-155.5200
.
（ “订购信息” ，第14 ）
由于VCSO的狭窄调谐范围
（ + 200ppm的） ，适当选择所有的下面
被要求用于PLL的能够锁定： VCSO的中心
频率，输入频率和分频器的选择。
后分频PLL
82
50k
nDIF_REF1
REF_SEL
82
50k
M1025/26
图4 ：输入参考时钟
在M1025 / 26设有后PLL （ P）分隔。通过使用
在P分频器，该器件的输出频率（的F out ）可以
是VCSO的中心频率（ Fvcso ）或1/2 Fvcso 。
该
P_SEL
引脚选择为P分频值：逻辑
1
集合P到
2,
逻辑
0
集合P到
1
。 （见第5表4 ）
当P分频器在内，完整的关系
船的输出频率（的F out ）被定义为：
M
Fvcso
-
FOUT
=
-------------------
=
鳍
×
-----------------
P
差分LVPECL输入
差分LVPECL输入连接到两个
基准输入引脚通常的方式。外部
在图4所示的负载端接电阻器（在
127
和
82
电阻器）将同时适用于交流和直流
耦合LVPECL参考时钟线。这些提供
该
50
负载终端和VTT的偏置电压。
单端输入
单端输入（ LVCMOS或LVTTL ）是
连接到非反相输入端的参考引脚
(
DIF_REF0
or
DIF_REF1
） 。反相参考输入引脚
(
nDIF_REF0
or
nDIF_REF1
）必须悬空。
在单端工作，未使用时，反相
输入引脚（ nDIF_REF0或
nDEF_REF1)
悬空（不
连接） ，输入将自偏置在VCC / 2 。
由于VCSO的狭窄调谐范围
（ + 200ppm的） ，适当选择所有的下面
被要求用于PLL的能够锁定： VCSO的中心
频率，输入频率和分频器的选择。
R
×
P
M1025 / 26数据表版本1.0
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