LM97593双通道ADC /数字调谐器/ AGC
2008年3月12日
LM97593
双通道ADC /数字调谐器/ AGC
概述
该LM97593双通道ADC /数字调谐器/自动增益控制IC是一个双
集成了12位通道数字下变频器（ DDC ）
模拟 - 数字转换器（ADC ）和自动增益CON-
控制（AGC） 。该LM97593进一步增强国家的潜水员
sity接收器芯片组（ DRCS ）通过集成一个宽频带 -
宽度双通道ADC内核与DDC 。完整的DRCS
包括一个LM97593双通道ADC /数字调谐器/ AGC和
2 CLC5526数字控制可变增益放大器（ DV-
气体）。该系统允许直接中频采样信号最高
300MHz的增强接收器性能并降低
系统的成本。对于DRCS基于窄带的框图
带通信系统中示出
图1 。
该LM97593提供高动态范围数字调谐和
基于硬连线的数字信号处理（DSP）的滤波
技术。每个通道都有独立的调教，相摘
组，滤波器系数和增益设置。信道滤波是
通过一系列的三个过滤器进行。第一个是一个4级
级联积分梳状（ CIC ）滤波器，可编程
抽选比率从8到2048接着有两个对称的
FIR滤波器，一个21抽头和63抽头，都是具有独立的亲
可编程系数。第一FIR滤波器抽取的数据
由图2中，第二FIR抽取由2个或4通道滤波器
带宽52MSPS从± 650kHz的向下范围
± 1.3kHz 。在65MSPS ，最大带宽增大到
±812kHz.
该LM97593的AGC控制器监视ADC输出和
控制通过调节所述的DVGA ADC的输入信号电平
设置。 AGC阈值，死区+迟滞，并且循环
时间常数是用户定义的。的总的动态范围
大于123分贝满量程信号中的噪声在200kHz
带宽与分集接收机来实现
芯片组。
特点
■
100 ％软件与CLC5903兼容
■
销与CLC5903兼容除了模拟
■
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输入和参考部分
123分贝动态范围与CLC5526 DVGA （在200kHz ）
片上精密基准电压源
用户可编程AGC增强的功率检测器
信道滤波器包括一个四阶CIC其次是21-
挖掘和63抽头对称飞行情报区
灵活的输出格式
串行和并行输出端口
JTAG边界扫描
8位微处理器接口
128引脚PQFP
关键的特定连接的阳离子
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■
■
■
内部ADC解决方案
采样率
SNR （F
IN
=为250MHz ， 11位，奈奎斯特）
SNR （F
IN
=为250MHz ， 200kHz的）
SFDR （F
IN
=为250MHz ， 11位，奈奎斯特）
全功率带宽
功耗（ 65MSPS ）
12位
65 MSPS
62 dBFS的（典型值）
83 dBFS的（典型值）
68 dBFS的（典型值）
650兆赫（典型值）
560毫瓦（典型值）
应用
■
■
■
■
■
蜂窝基站
GSM / GPRS / EDGE / GSM第2接收
卫星接收机
无线本地环路接收器
数字通信
框图
30008701
图1.分集接收机芯片组结构图
2008美国国家半导体公司
300087
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LM97593
引脚说明和等效电路
PIN号
模拟量I / O
13
27
14
26
V
IN
A
V
IN
B
V
IN
A+
V
IN
B+
模拟量输入
模拟量输入
负差分输入信号为'A'通道
负差分输入信号为“B”信道
正差分输入信号为'A'通道
正差分输入信号为“B”信道
参考选择引脚/外部参考电压输入
差分输入满量程摆幅= 2 * V
REF
V
REF
= V
A
到V
A
- 0.3V ：参考电压= 1.0 V（内部）
V
REF
= 0.8V至1.5V ：
参考电压 - V
REF
（外部）
共模参考电压为'A'通道
共模参考电压为' B'通道
这些引脚可加载至1 mA的使用温度稳定的1.5V
引用。
上参考电压为'A'通道
上基准电压为“B”信道
较低的基准电压为'A'通道
下基准电压为“B”信道
这是一个三态引脚。 V
COM
= V
COM
A或V
COM
B.
REFSEL / DCS = AGND ：内部参考启用和占空比
校正被施加到ADC的输入时钟（CK） 。
REFSEL / DCS = V
COM
：内部基准允许且没有义务
周期的校正被施加到ADC的输入时钟（CK） 。
REFSEL / DCS = V
A
： DCS是，内部参考将被禁用。申请
一0.8-1.2V外部参考V
REF
引脚。
功率下降，高的时候两个ADC断电，低的时候，
两个ADC启用
MASTER RESET ，
低电平有效
复位芯片内部所有寄存器。
ASTROBE
和
BSTROBE
是
在断言
先生。
串行输出数据，
高电平有效
2的补的串行输出数据被发送这些引脚上，最高有效位
第一。输出位上的上升沿改变
SCK
如果（下降沿
SCK_POL = 1） ，并应于下降沿捕获
SCK
（上升
如果SCK_POL = 1）。这些引脚三态在上电和启用
由SOUT_EN控制寄存器位。看
图13
和
图34
定时
图。在调试模式
AOUT = DEBUG [1]， BOUT = DEBUG [0]。
数据输出到DVGA ，
高电平有效
3位总线，用于设置由AGC电路所确定的DVGA增益。
DVGA频闪，
低电平有效
选通数据进入DVGA 。看
图7
和
图41
定时
图。
串行数据时钟，
高有效或低
串行数据由该时钟同步输出的芯片。活动边沿
时钟是用户可编程的。该引脚为三态，在上电和
由SOUT_EN控制寄存器位使能。看
图13
和
图34
时序图。在调试模式下输出一个适当的时钟
为调试数据。如果速率= 0的输入
CK
占空比会反映
to
SCK 。
符号
等效电路
描述
21
V
REF
控制/模拟输入
15
24
16
23
17
22
V
COM
A
V
COM
B
V
RP
A
V
RP
B
V
RN
A
V
RN
B
模拟输出
模拟输出
模拟输出
8
REFSEL / DCS
控制输入
数字I / O
30
PD
输入
45
MR
输入
82
78
AOUT
布特
产量
127:125
40:42
124
43
再次[2：0 ]
BGAIN [2 ：0]的
ASTROBE
BSTROBE
产量
产量
80
SCK
产量
3
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LM97593
PIN号
符号
等效电路
描述
串行数据时钟输入，
高有效或低
从串行菊花链从数据位移入串行菊花
在SCK_IN的下降沿链主（如果上升SCK_POL = 1
奴隶） 。配合低，如果不使用。
串行帧频闪，
高有效或低
串行词频闪。这种频闪描绘的序列之内的话
输出流。这是选通脉冲在每一个串行的开始
字（ PACKED = 0）或每个串行字的I / Q对（ PACKED = 1）。该
这个信号的极性是用户可编程的。该引脚为三态时的功率
向上和由SOUT_EN控制寄存器位来使能。见和时间
图。在调试模式
SFS=DEBUG[2].
并行输出数据
高电平有效
输出数据被发送这些引脚上以并行格式。该
POUT_SEL [2 ：0]的
引脚选择的8个16位输出字之一。该
POUT_EN
引脚使这些输出。
POUT[15]
是MSB。在调试
模式
POUT [15：0 ] = DEBUG [19： 4] 。
并行输出数据选择，
高电平有效
16位输出字中选择与这些3个引脚根据。不
在调试模式下使用。对于串行菊花链主，
POUT_SEL
[2:0]
成为从从属输入：
POUT_SEL[2]=SFS
SLAVE
,
POUT_SEL[1]=BOUT
SLAVE
和
POUT_SEL[0]=AOUT
SLAVE
。配合低中频
不使用。
并行输出使能。
低电平有效
该引脚使芯片到输出上的所选择的输出字
POUT [15 ：0]的
销。未使用的调试模式。配合高，如果不使用。
准备好标志，
高有效或低
芯片发出这个信号，以确定一个输出样本的开始
期（ OSP ） 。这个信号的极性是用户可编程的。这
信号通常被用作中断到DSP芯片，但也可以是
用作起始脉冲以专用电路。该引脚有效不管
的SOUT_EN的状态。在调试模式
RDY=DEBUG[3].
输入时钟。
高电平有效
时钟输入到芯片上。在该
V
IN
A
和
V
IN
B
模拟输入信号
采样于该信号的上升沿。 SI移入芯片
上的上升沿
CK 。
SYNC IN 。
低电平有效
SYNC输入到芯片中。抽取计数器，抖动和NCO
相可通过同步
SI 。
这种同步移入芯片上
的上升沿
CK 。
配合此引脚为高电平，如果不需要外部同步。
所有的样本数据被刷新
SI 。
要正确初始化DVGA
ASTROBE
和
BSTROBE
期间断言
SI 。
数据总线。
高电平有效
这是一个8位的控制数据I / O总线。控制寄存器中的数据加载到
芯片或从芯片通过这些引脚读取。该芯片将只能驱动
这两个引脚上时，输出数据
CE
低，
RD
低，并
WR
为高。
地址总线。
高电平有效
这些引脚被用于寻址芯片内的控制寄存器。
每个芯片内的控制寄存器被分配一个唯一的
地址。控制寄存器可以设置写入或读取
A
[7:0]
寄存器的地址和设置CE ， RD ， WR和
适当。
读使能。
低电平有效
该引脚使芯片以输出所选择的寄存器的内容
对
D[7:0]
当引脚CE也低。
99
SCK_IN
输入
81
SFS
产量
84, 86:88, 90,
91, 93:97,
POUT [15 ：0]的
104:106, 108,
109
产量
112:114
POUT_SEL [2 ：0]的
输入
111
POUT_EN
输入
77
RDY
产量
37
CK
输入
46
SI
输入
62, 63, 69:73,
D[7:0]
75
输入/输出
48, 50, 52:57 A[7:0]
输入
59
RD
输入
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4
LM97593
PIN号
符号
等效电路
描述
写使能。
低电平有效
该引脚使芯片上写上的价值
D[7:0]
销入
选择的寄存器，当行政长官也低。该引脚也可以用作
RD / CE
if
RD
保持低电平。详情请参阅。
芯片使能。
低电平有效
这个控制选通使读出或写入操作。的内容
该所选择的寄存器
A[7:0]
将被输出的
D[7:0]
当
RD
是低
和
CE
是低的。如果
WR
低并且
CE
为低，则所选择的寄存器将
下载的内容
D[7:0].
测试数据输出。
高电平有效
测试数据。
高电平有效上拉
测试模式选择。
高电平有效上拉
测试时钟。
高电平有效。
扎低，如果不使用JTAG 。
测试复位。
低电平有效上拉
异步复位TAP控制器。配合低或
MR
如果JTAG不
使用。
扫描启用。
低电平有效上拉
允许访问内部扫描寄存器。配合高。用于
制造测试而已！
58
WR
输入
60
CE
输入
116
117
118
119
121
TDO
TDI
TMS
TCK
TRST
产量
输入
输入
输入
输入
122
SCAN_EN
输入
数字电源
38, 39, 64,
79, 92, 102,
107, 128
V
DR
DDC输出驱动器电源I / O电源， 3.3V标称。数量8 。
1, 47, 61, 68,
83, 89, 98,
DRGND
110
49, 74, 85,
115, 123
49, 74, 85,
115, 123
44, 51, 65,
66, 76, 103,
120
4, 6, 31, 34
5, 7, 32, 33
10, 11, 19,
25, 29
2, 9, 12, 18,
20, 28
V
D18
V
D18
D18GND
V
D
DGND
DDC输出驱动器
地
DDC的核心动力
DDC的核心动力
I / O接地回路。数量8 。
DSP数字内核电源， 1.8V标称。数量5 。
DSP数字内核电源， 1.8V标称。数量5 。
DDC核心地
ADC数字电源
ADC数字地
DSP数字内核返回地。数量7 。
ADC数字逻辑电源， 3.3V标称。数量4 。
ADC数字逻辑地返回。数量4 。
模拟电源
V
A
AGND
ADC模拟电源
ADC的模拟地
ADC模拟电源， 3.3V标称。数量5 。
ADC模拟地。数量6 。
未连接引脚
3, 35, 36, 67,
NC
100, 101
NC
未连接。这些引脚应悬空。
5
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