初步
KM736V687
64Kx36位同步突发SRAM
特点
同步操作。
芯片上地址计数器。
写自定时循环。
片内地址和控制寄存器。
3.3V单电源
±5%
电源。
5V容限输入，除了I / O引脚。
字节写功能。
全局写使能控制一个完整的总线宽度写。
通过ZZ信号掉电状态。
异步输出使能控制。
ADSP ， ADSC ， ADV突发控制引脚。
LBO引脚允许任何一个交错突发或选择
线性突发。
三个芯片使简单的深度扩展没有数据
争。
TTL电平的三态输出。
100 - TQFP- 1420A
64Kx36同步SRAM
概述
该KM736V687是2,359,296位同步静态随机
存取记忆体设计，支持零等待状态perfor-
曼斯先进的奔腾/电源基于PC的系统。和
与CS
1
高， ADSP被封锁控制信号。
它可以被组织为36位64K字。它集成了
地址和控制寄存器的2位的猝发地址计数器和
高输出驱动电路集成到一个单一的集成电路
降低组件计数实现高perfor-的
曼斯高速缓存RAM的应用程序。
写周期是内部自定时和同步。
自定时写入功能消除了复杂的片外写
脉冲整形逻辑，简化了缓存设计和进一步
减少了元件数量。
突发周期可以与任一地址的状态发起亲
处理器（ ADSP ）或地址状态高速缓存控制器（ ADSC ）
输入。内部中产生后续的突发地址
该系统的脉冲串序列，并且由脉冲串控制
地址前进（ ADV ）的输入。
ZZ引脚控制掉电状态，并降低待机电流
租不管CLK的。
该KM736V687与三星的高perfor-实施
曼斯CMOS技术，是在一个100引脚的TQFP可用
封装。多个电源和地引脚用于微型
迈兹地反弹。
快速访问TIMES
参数
周期
时钟存取时间
输出启用访问时间
符号
t
CYC
t
CD
t
OE
-8
12
8.5
4
-9
12
9
4
-10机组
15
10
5
ns
ns
ns
逻辑框图
CLK
LBO
控制
注册
ADV
ADSC
突发控制
逻辑
BURST
地址
计数器
A′
0
~
A′
1
64Kx36
内存
ARRAY
A
0
~
A
1
地址
注册
A
2
~
A
15
ADSP
A
0
~A
15
CS
1
CS
2
CS
2
GW
BW
WEA
WEB
WEC
世界环境日
OE
ZZ
DQA
0
DQD
7
DQPa DQPd
数据在
注册
控制
注册
控制
逻辑
产量
卜FF器
-2-
1997年5月
1.0版
初步
KM736V687
功能说明
该KM736V687是设计用来支持奔腾和电源PC的突发地址访问序列的同步SRAM
基于微处理器。所有输入（除OE ， LBO和ZZ ）的采样时钟的上升沿。的开始和持续时间
的突发访问由ADSC ， ADSP和ADV和片选引脚控制。
当ZZ被拉高，将SRAM将进入掉电状态。此时， SRAM的内部状态被保存。当ZZ
返回到低，一般的SRAM 2个周期后的唤醒时间运行。 ZZ引脚被拉低内部。
读周期与ADSP （或ADSC ）使用新的外部地址开始读入片内地址寄存器当两个
GW和BW是高还是当BW低， WEA ， WEB ， WEC和周三高。当ADSP采样为低电平时，芯片选择
采样活跃，输出缓冲器使能OE 。单元阵列的当前地址访问的数据被投影到
的输出引脚。
写周期也开始与ADSP （或ADSC ），并分化为两种操作;所有字节写操作和
单个字节写操作。
所有字节写操作通过启用GW （独立BW和WEX的） ，而当GW是个人高字节写操作时，才执行
和BW是低的。在KM736V687 ，一个64Kx36组织， WEA控制DQa0 DQa7和DQPa ， Web控件DQb0 DQb7和
DQPb ， WEC控制DQc0 DQc7和DQPc和周三控制DQd0 DQd7和DQPd 。
CS
1
用于使能设备和条件，内部使用的ADSP的并且仅当一个新的外部地址被装入取样。
ADV被忽略在当ADSP被断言的时钟边沿，但是可以在随后的时钟沿采样。地址
对于突发的下一次访问内部增加时， ADV采样为低电平。
对于突发访问被生成的地址，如下所示，色同步信号序列的开始点是由外部提供的
地址。猝发地址计数器绕回至其初始状态完成时。突发序列是由国家决定的
LBO引脚的。当该引脚为低电平时，线性突发序列被选择。而该引脚为高，交错突发序列被选择。
64Kx36同步SRAM
突发序列表
LBO引脚
高
科幻RST地址
案例1
A
1
0
0
1
1
A
0
0
1
0
1
A
1
0
0
1
1
案例2
A
0
1
0
1
0
A
1
1
1
0
0
案例3
A
0
0
1
0
1
（交错突发）
案例4
A
1
1
1
0
0
A
0
1
0
1
0
第四地址
B
URST顺序表
LBO引脚
低
科幻RST地址
案例1
A
1
0
0
1
1
A
0
0
1
0
1
A
1
0
1
1
0
案例2
A
0
1
0
1
0
A
1
1
1
0
0
案例3
A
0
0
1
0
1
A
1
1
0
0
1
（线性脉冲串）
案例4
A
0
1
0
1
0
第四地址
注： 1， LBO引脚必须连接到高或低，浮空状态决不允许
.
异步真值表
（见注1和2 ） ：
手术
睡眠模式
读
写
取消
ZZ
H
L
L
L
L
OE
X
L
H
X
X
I / O状态
高-Z
DQ
高-Z
DIN，高Z
高-Z
记
1， X表示"Don't Care" 。
2. ZZ引脚被拉低国内
3.对于写周期之后的读周期即，输出缓冲器必须
用OE停用，否则会发生数据总线争。
4.睡眠模式是指断电状态，其中待机电流
不依赖于周期时间。
5.取消选中表示掉电状态，其中待机电流
取决于循环时间。
-4-
1997年5月
1.0版
初步
KM736V687
同步真值表
CS
1
H
L
L
L
L
L
L
L
X
H
X
H
X
H
X
H
CS
2
X
L
X
L
X
H
H
H
X
X
X
X
X
X
X
X
CS
2
X
X
H
X
H
L
L
L
X
X
X
X
X
X
X
X
ADSP
X
L
L
X
X
L
H
H
H
X
H
X
H
X
H
X
ADSC
L
X
X
L
L
X
L
L
H
H
H
H
H
H
H
H
ADV
X
X
X
X
X
X
X
X
L
L
L
L
H
H
H
H
写
X
X
X
X
X
X
L
H
H
H
L
L
H
H
L
L
CLK
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
地址进行访问
不适用
不适用
不适用
不适用
不适用
外部地址
外部地址
外部地址
下一个地址
下一个地址
下一个地址
下一个地址
当前地址
当前地址
当前地址
当前地址
手术
未选择
未选择
未选择
未选择
未选择
开始突发读周期
开始突发写周期
开始突发读周期
继续突发读周期
继续突发读周期
继续突发写周期
继续突发写周期
暂停突发读周期
暂停突发读周期
暂停突发写周期
暂停突发写周期
64Kx36同步SRAM
注：1，X表示"Don't Care" 。
2.时钟的上升沿被符号化
↑.
3.写= L是指写在写真值表操作。
写= H表示在写真值表读操作。
4.操作最终依赖于异步输入引脚（ ZZ和OE ）的状态。
写真值表
GW
H
H
H
H
H
H
L
BW
H
L
L
L
L
L
X
WEA
X
H
L
H
H
L
X
WEB
X
H
H
L
H
L
X
WEC
X
H
H
H
L
L
X
世界环境日
X
H
H
H
L
L
X
手术
读
读
写字节A
写字节B
写字节c和d
写的所有字节
写的所有字节
注：1，X表示"Don't Care" 。
2.在此表中的所有输入都必须满足建立时间和保持时间周围CLK的上升沿（ ↑） 。
绝对最大额定值*
参数
在V电压
DD
供应相对于V
SS
在V电压
DDQ
供应相对于V
SS
在输入引脚相对于V电压
SS
在I / O引脚相对于V电压
SS
功耗
储存温度
工作温度
下偏置存储温度范围
符号
V
DD
V
DDQ
V
IN
V
IO
P
D
T
英镑
T
OPR
T
BIAS
等级
-0.3 4.6
V
DD
-0.3 6.0
-0.3到V
DDQ
+0.5
1.2
-65到150
0到70
-10到85
单位
V
V
V
V
W
°C
°C
°C
*注：应力大于下"Absolute最大Ratings"可能会对设备造成永久性损坏。这是一个额定值
和设备在这些或以上的经营部门所标明的任何其他条件的功能操作本规范是
不是暗示。暴露在绝对最大额定值条件下工作会影响可靠性。
-5-
1997年5月
1.0版
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