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位置：首页 > IC型号导航 > 首字符K型号页 > 首字符K的型号第196页 > K7R321884M-FC25
K7R323684M
K7R321884M
文档标题
1Mx36位， 2Mx18位QDR
TM
B4 II SRAM
1Mx36 & 2Mx18 QDR
TM
B4 II SRAM
修订历史
版本号
0.0
0.1
历史
1.初始文件。
1.包装尺寸修改。
从13mmx15mm至15mmx17mm P.20
1.
2.
3.
4.
5.
6.
从DLL引脚名称变更为脱下。
VDDQ范围从1.5V改为1.5V 1.8V 。
更新的JTAG测试条件。
保留引脚从NC高密度更名为Vss / SA
删除AC测试条件有关时钟输入时序参考电平
删除时钟说明第2页，添加HSTL I / O注释
草案日期
2001年6月30日
二○○一年十月二十〇日
备注
ADVANCE
ADVANCE
0.2
2001年12月5日
初步
0.3
在DC电气特性1.更新电流特性
2.更改AC时序特性
3.更新JTAG指令编码和图表
1.
2.
3.
4.
1.
2.
3.
4.
添加-FC25部分（ AC特性）
加入AC电气特性。
改变AC时序特性
改变直流电气特性（I
SB1
)
更改数据建立/保持时间。
改变它的访问时间。 （ tCHQV ， tCHQX等）
更改时钟周期时间。 （ tKHKH的MAX值）
改变JTAG指令编码。
， 2002年29月
初步
0.4
九月6， 2002
初步
0.5
10月7日2002年
初步
0.6
1.改变边界扫描出口订单。
2.更改AC时序特性（ -25 ， -20 ）
3.修正过冲和下冲的时序图。
1.改变JTAG框图
1.纠正了JTAG ID寄存器定义
2.纠正AC时序参数（删除tKHKH最大值）
3.更改ISB1电流
1.改变最大时钟周期。
2.纠正165FBGA包球的大小。
1.最终规范发布
1.删除X8组织。部分
2002年12月16日
初步
0.7
0.8
2002年12月26日
2003年3月20日
初步
初步
0.9
四月。 4 ， 2003
初步
1.0
2.0
2003年8月28日
2003年12月1日
最终科幻
最终科幻
所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。 ， LTD 。保留随时更改的权利
规格。三星电子将评估并在该设备的参数回复您的要求和问题。如果您有任何ques-
系统蒸发散，请联系三星分支机构靠近你的办公室，电话或联系总部。
-1-
2003年12月
修订版2.0
K7R323684M
K7R321884M
1Mx36 & 2Mx18 QDR
TM
B4 II SRAM
1Mx36位， 2Mx18位QDR
TM
B4 II SRAM
特点
1.8V + 0.1V / -0.1V电源。
DLL电路的宽输出数据有效窗口和未来
freguency缩放。
I / O电源电压1.5V + 0.1V / -0.1V的1.5VI / O，
1.8V + 0.1V / -0.1V为1.8V的I / O 。
单独的独立读写数据端口
并发读写操作
HSTL I / O
完整的数据一致性，提供最新的数据。
读取同步管道与自定时写晚。
注册地址，控制和数据输入/输出。
在读写端口DDR （双倍数据速率）接口。
修正了4位突发的读取和写入操作。
时钟停止支持，以降低电流。
两个输入时钟（K和K）用于在时钟的精确DDR定时
上升沿只。
输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配。
两个回波时钟（ CQ和CQ） ，以提高输出数据
可追溯性。
单地址总线。
字节写入（ X18 ， X36 ）的功能。
Sepatate读/写控制引脚（R ，W）的
简单的深度扩展，没有数据争用。
可编程输出impenance 。
JTAG 1149.1兼容的测试访问端口。
165FBGA （ 11×15球FBGA阿雷）与15x17mm的机身尺寸
组织
部分
数
K7R323684M-FC25
K7R323684M-FC20
K7R323684M-FC16
K7R321884M-FC25
X18
K7R321884M-FC20
K7R321884M-FC16
周期
时间
4.0
5.0
6.0
4.0
5.0
6.0
ACCESS
时间
0.45
0.45
0.50
0.45
0.45
0.50
单位
ns
ns
ns
ns
ns
ns
X36
功能框图
36 （或18 ）
D（中的数据）
数据
REG
72 （或36 ）
18
（或19 ）
写/读DECO DE
写入驱动器
72 （或36 ）
18 （或19 ）
地址
添加
REG
输出S ELECT
输出REG
R
W
BW
X
CTRL
逻辑
4 （或2）
1Mx36
(2Mx18)
内存
ARRAY
检测放大器
72
（或36 ）
144
（或72 ）
本安输出DRIV ER
36 （或18 ）
Q（数据输出）
CQ ， CQ
72
（或36 ）
K
K
C
C
CLK
根
（回波时钟输出）
选择输出控制
注意事项：
1号（）中的X18设备
QDR SRAM和四倍数据速率包括由Cypress公司，日立公司， IDT ，美光， NEC和三星的techno迟缓开发产品家族的新成员。
-2-
2003年12月
修订版2.0
K7R323684M
K7R321884M
销刀豆网络gurations
（ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
V
SS
/ SA *
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
NC / SA *
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
SA
4
W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
BW
2
BW
3
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
1Mx36 & 2Mx18 QDR
TM
B4 II SRAM
K7R323684M(1Mx36)
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
BW
1
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
SA
10
V
SS
/ SA *
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
注意事项：
1. *选中无连接（ NC）或Vss引脚为高密度的地址，即3A为72MB ， 10A为144MB和2A FO 288MB保留。
r
2. BW
0
控制写入D0 ： D8 ， BW
1
控制写入D9 ： D17 ， BW
2
控制写入D18 ： D26和BW
3
控制写入D27 ： D35 。
引脚名称
符号
K, K
C, C
CQ ， CQ
DOFF
SA
D0-35
PIN号码
6B ，6A
6P ， 6R
11A, 1A
1H
9A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
10P,11N,11M,10K,11J,11G,10E,11D,11C,10N,9M,9L
9J,10G,9F,10D,9C,9B,3B,3C,2D,3F,2G,3J,3L,3M,2N
1C,1D,2E,1G,1J,2K,1M,1N,2P
11P,10M,11L,11K,10J,11F,11E,10C,11B,9P,9N,10L
9K,9G,10F,9E,9D,10B,2B,3D,3E,2F,3G,3K,2L,3N
3P,1B,2C,1E,1F,2J,1K,1L,2M,1P
4A
8A
7B,7A,5A,5B
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,4M,
8M,4N,8N
10R
11R
2R
1R
3A,6C
描述
输入时钟
输入时钟的输出数据
输出回波时钟
DLL禁用时低
地址输入
数据输入
1
记
Q0-35
W
R
B W
0
， BW
1,
BW
2
，B W
3
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
数据输出
写控制引脚，低电平有效
阅读控制引脚，低电平有效
块写入控制引脚，低电平有效
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
注意事项：
1.使用C，C ，K或K不能被设定为V
REF
电压。
2.当ZQ引脚直接连接到V
DD
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
-3-
2003年12月
修订版2.0
K7R323684M
K7R321884M
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/ SA *
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
SA
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
SA
4
W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
BW
1
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
1Mx36 & 2Mx18 QDR
TM
B4 II SRAM
销刀豆网络gurations
（ TOP VIEW ）
K7R321884M(2Mx18)
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
NC
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
V
SS
/ SA *
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
注意事项：
1. *选中无连接（ NC）或Vss引脚被保留用于更高密度的地址，即10A为72MB和2A为144MB 。
2. BW
0
控制写入D0 ： D8和BW
1
控制写入D9 ： D17 。
引脚名称
符号
K, K
C, C
CQ ，C Q
DOFF
SA
D0-17
Q0-17
W
R
B W
0
， BW
1
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
PIN号码
6B ，6A
6P ， 6R
11A, 1A
1H
3A,9A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
10P,11N,11M,10K,11J,11G,10E,11D,11C,3B,3C,2D
3F,2G,3J,3L,3M,2N
11P,10M,11L,11K,10J,11F,11E,10C,11B,2B,3D,3E
2F,3G,3K,2L,3N,3P
4A
8A
7B ， 5A
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,4M-8M,4N,8N
10R
11R
2R
1R
7A,1B,5B,9B,10B,1C,2C,6C,9C,1D,9D,10D,1E,2E,9E,1F
9F,10F,1G,9G,10G,1J,2J,9J,1K,2K,9K,1L,9L,10L,1M
2M,9M,1N,9N,10N,1P,2P,9P
描述
输入时钟
输入时钟的输出数据
输出回波时钟
DLL禁用时低
地址输入
数据输入
数据输出
写控制引脚，低电平有效
阅读控制引脚，低电平有效
块写入控制引脚，低电平有效
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
1
记
注意事项：
1.使用C，C ，K或K不能被设定为V
F
电压。
2.当ZQ引脚直接连接到V
D D
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
-4-
2003年12月
修订版2.0
K7R323684M
K7R321884M
概述
1Mx36 & 2Mx18 QDR
TM
B4 II SRAM
该K7R323684M和K7R321884M are37,748,736位QDR （四倍数据速率）
同步流水线突发SRAM的。
他们被组织为1,048,576字由36bits的K7R323684M和2,097,152字由18位K7R321884M 。
与QDR操作是可能通过支持DDR通过单独的数据输出和输入端口的读操作和写操作
以相同的周期。内存带宽maxmized数据可以被转移到SRAM
在K和K的每个上升沿，并转移出的SRAM上的C和C的每个上升沿
与完全独立的读写端口省去了高速总线转身。
地址读写锁存输入时钟K的备选上升沿
数据输入，并且所有的控制信号是同步的输入时钟（K或K） 。
正常数据输出同步输出时钟（C和C ） ，但是，当C和C被连接到高电平，
数据输出同步于输入时钟（K和K） 。
读出的数据为参考，以呼应时钟（ CQ CQ或）输出。
共用地址总线用于访问地址都为读取和写入操作。
内部突发计数器fiexd至4位的顺序进行读取和写入操作， reguiring拖全时钟总线周期。
试图打断进行中的突发操作的任何请求将被忽略。
同步管道读取和写入后期实现高速操作。
简单的深度扩展是通过使用R和W表示端口选择来实现的。
支持与BW字节写操作
0
和BW
1
（ BW
2
和B W
3 )
销。
支持与NW四位写操作
0
和NW
1
引脚X8设备。
IEEE 1149.1串行边界扫描（ JTAG ）简化了监控包垫连接状态与系统。
该K7R323684M和K7R321884M与三星的高性能6T CMOS技术实现
并且是165pin FBGA封装。多电源和接地引脚尽量减少地面反弹。
读操作
读周期由在正输入时钟K的上升沿激活 - [R启动
地址被提交并存储在读出地址寄存器中以K时钟同步。
对于4位突发的DDR操作时，它会访问4个36位或18位或8位的数据字，每个读命令。
第一个流水线的数据转移出以C时钟下面下面k个时钟上升沿触发设备。
下一个脉冲串数据由下面的C时钟上升沿的上升沿触发。
这个过程一直持续到所有四个数据被传输。
连续读操作initated使用K时钟的上升沿。
和流水线的数据转出装置对C和C时钟的每个上升沿。
在情况C和C连接到高时，输出数据由K和K触发insted的C和C的
当R为后一个读操作无效，该K7R323684M和K7R321884M将首先完成
进入取消模式在下面k个时钟上升沿之前突发读操作。
然后，输出驱动器自动关闭，以高阻抗状态。
回波时钟操作
为了保证输出tracibility ，该SRAM提供输出回波时钟，对恭维时钟CQ和CQ ，
这是与内部数据输出同步。
随路时钟正常运行过程中自由驰骋。
回波时钟由内部输出时钟信号触发，并通过相同的结构转移到外部
作为输出驱动器。
-5-
2003年12月
修订版2.0
K7R323684M
K7R321884M
文档标题
1Mx36位， 2Mx18位QDR
TM
B4 II SRAM
1Mx36 & 2Mx18 QDR
TM
B4 II SRAM
修订历史
版本号
0.0
0.1
历史
1.初始文件。
1.包装尺寸修改。
从13mmx15mm至15mmx17mm P.20
1.
2.
3.
4.
5.
6.
从DLL引脚名称变更为脱下。
VDDQ范围从1.5V改为1.5V 1.8V 。
更新的JTAG测试条件。
保留引脚从NC高密度更名为Vss / SA
删除AC测试条件有关时钟输入时序参考电平
删除时钟说明第2页，添加HSTL I / O注释
草案日期
2001年6月30日
二○○一年十月二十〇日
备注
ADVANCE
ADVANCE
0.2
2001年12月5日
初步
0.3
在DC电气特性1.更新电流特性
2.更改AC时序特性
3.更新JTAG指令编码和图表
1.
2.
3.
4.
1.
2.
3.
4.
添加-FC25部分（ AC特性）
加入AC电气特性。
改变AC时序特性
改变直流电气特性（I
SB1
)
更改数据建立/保持时间。
改变它的访问时间。 （ tCHQV ， tCHQX等）
更改时钟周期时间。 （ tKHKH的MAX值）
改变JTAG指令编码。
， 2002年29月
初步
0.4
九月6， 2002
初步
0.5
10月7日2002年
初步
0.6
1.改变边界扫描出口订单。
2.更改AC时序特性（ -25 ， -20 ）
3.修正过冲和下冲的时序图。
1.改变JTAG框图
1.纠正了JTAG ID寄存器定义
2.纠正AC时序参数（删除tKHKH最大值）
3.更改ISB1电流
1.改变最大时钟周期。
2.纠正165FBGA包球的大小。
1.最终规范发布
1.删除X8组织。部分
2002年12月16日
初步
0.7
0.8
2002年12月26日
2003年3月20日
初步
初步
0.9
四月。 4 ， 2003
初步
1.0
2.0
2003年8月28日
2003年12月1日
最终科幻
最终科幻
所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。 ， LTD 。保留随时更改的权利
规格。三星电子将评估并在该设备的参数回复您的要求和问题。如果您有任何ques-
系统蒸发散，请联系三星分支机构靠近你的办公室，电话或联系总部。
-1-
2003年12月
修订版2.0
K7R323684M
K7R321884M
1Mx36 & 2Mx18 QDR
TM
B4 II SRAM
1Mx36位， 2Mx18位QDR
TM
B4 II SRAM
特点
1.8V + 0.1V / -0.1V电源。
DLL电路的宽输出数据有效窗口和未来
freguency缩放。
I / O电源电压1.5V + 0.1V / -0.1V的1.5VI / O，
1.8V + 0.1V / -0.1V为1.8V的I / O 。
单独的独立读写数据端口
并发读写操作
HSTL I / O
完整的数据一致性，提供最新的数据。
读取同步管道与自定时写晚。
注册地址，控制和数据输入/输出。
在读写端口DDR （双倍数据速率）接口。
修正了4位突发的读取和写入操作。
时钟停止支持，以降低电流。
两个输入时钟（K和K）用于在时钟的精确DDR定时
上升沿只。
输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配。
两个回波时钟（ CQ和CQ） ，以提高输出数据
可追溯性。
单地址总线。
字节写入（ X18 ， X36 ）的功能。
Sepatate读/写控制引脚（R ，W）的
简单的深度扩展，没有数据争用。
可编程输出impenance 。
JTAG 1149.1兼容的测试访问端口。
165FBGA （ 11×15球FBGA阿雷）与15x17mm的机身尺寸
组织
部分
数
K7R323684M-FC25
K7R323684M-FC20
K7R323684M-FC16
K7R321884M-FC25
X18
K7R321884M-FC20
K7R321884M-FC16
周期
时间
4.0
5.0
6.0
4.0
5.0
6.0
ACCESS
时间
0.45
0.45
0.50
0.45
0.45
0.50
单位
ns
ns
ns
ns
ns
ns
X36
功能框图
36 （或18 ）
D（中的数据）
数据
REG
72 （或36 ）
18
（或19 ）
写/读DECO DE
写入驱动器
72 （或36 ）
18 （或19 ）
地址
添加
REG
输出S ELECT
输出REG
R
W
BW
X
CTRL
逻辑
4 （或2）
1Mx36
(2Mx18)
内存
ARRAY
检测放大器
72
（或36 ）
144
（或72 ）
本安输出DRIV ER
36 （或18 ）
Q（数据输出）
CQ ， CQ
72
（或36 ）
K
K
C
C
CLK
根
（回波时钟输出）
选择输出控制
注意事项：
1号（）中的X18设备
QDR SRAM和四倍数据速率包括由Cypress公司，日立公司， IDT ，美光， NEC和三星的techno迟缓开发产品家族的新成员。
-2-
2003年12月
修订版2.0
K7R323684M
K7R321884M
销刀豆网络gurations
（ TOP VIEW ）
1
A
B
C
D
E
F
G
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J
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M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
V
SS
/ SA *
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
NC / SA *
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
SA
4
W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
BW
2
BW
3
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
1Mx36 & 2Mx18 QDR
TM
B4 II SRAM
K7R323684M(1Mx36)
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
BW
1
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
SA
10
V
SS
/ SA *
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
注意事项：
1. *选中无连接（ NC）或Vss引脚为高密度的地址，即3A为72MB ， 10A为144MB和2A FO 288MB保留。
r
2. BW
0
控制写入D0 ： D8 ， BW
1
控制写入D9 ： D17 ， BW
2
控制写入D18 ： D26和BW
3
控制写入D27 ： D35 。
引脚名称
符号
K, K
C, C
CQ ， CQ
DOFF
SA
D0-35
PIN号码
6B ，6A
6P ， 6R
11A, 1A
1H
9A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
10P,11N,11M,10K,11J,11G,10E,11D,11C,10N,9M,9L
9J,10G,9F,10D,9C,9B,3B,3C,2D,3F,2G,3J,3L,3M,2N
1C,1D,2E,1G,1J,2K,1M,1N,2P
11P,10M,11L,11K,10J,11F,11E,10C,11B,9P,9N,10L
9K,9G,10F,9E,9D,10B,2B,3D,3E,2F,3G,3K,2L,3N
3P,1B,2C,1E,1F,2J,1K,1L,2M,1P
4A
8A
7B,7A,5A,5B
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,4M,
8M,4N,8N
10R
11R
2R
1R
3A,6C
描述
输入时钟
输入时钟的输出数据
输出回波时钟
DLL禁用时低
地址输入
数据输入
1
记
Q0-35
W
R
B W
0
， BW
1,
BW
2
，B W
3
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
数据输出
写控制引脚，低电平有效
阅读控制引脚，低电平有效
块写入控制引脚，低电平有效
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
注意事项：
1.使用C，C ，K或K不能被设定为V
REF
电压。
2.当ZQ引脚直接连接到V
DD
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
-3-
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K7R323684M
K7R321884M
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CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/ SA *
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
SA
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
SA
4
W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
BW
1
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
1Mx36 & 2Mx18 QDR
TM
B4 II SRAM
销刀豆网络gurations
（ TOP VIEW ）
K7R321884M(2Mx18)
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
NC
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
V
SS
/ SA *
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
注意事项：
1. *选中无连接（ NC）或Vss引脚被保留用于更高密度的地址，即10A为72MB和2A为144MB 。
2. BW
0
控制写入D0 ： D8和BW
1
控制写入D9 ： D17 。
引脚名称
符号
K, K
C, C
CQ ，C Q
DOFF
SA
D0-17
Q0-17
W
R
B W
0
， BW
1
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
PIN号码
6B ，6A
6P ， 6R
11A, 1A
1H
3A,9A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
10P,11N,11M,10K,11J,11G,10E,11D,11C,3B,3C,2D
3F,2G,3J,3L,3M,2N
11P,10M,11L,11K,10J,11F,11E,10C,11B,2B,3D,3E
2F,3G,3K,2L,3N,3P
4A
8A
7B ， 5A
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,4M-8M,4N,8N
10R
11R
2R
1R
7A,1B,5B,9B,10B,1C,2C,6C,9C,1D,9D,10D,1E,2E,9E,1F
9F,10F,1G,9G,10G,1J,2J,9J,1K,2K,9K,1L,9L,10L,1M
2M,9M,1N,9N,10N,1P,2P,9P
描述
输入时钟
输入时钟的输出数据
输出回波时钟
DLL禁用时低
地址输入
数据输入
数据输出
写控制引脚，低电平有效
阅读控制引脚，低电平有效
块写入控制引脚，低电平有效
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
1
记
注意事项：
1.使用C，C ，K或K不能被设定为V
F
电压。
2.当ZQ引脚直接连接到V
D D
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
-4-
2003年12月
修订版2.0
K7R323684M
K7R321884M
概述
1Mx36 & 2Mx18 QDR
TM
B4 II SRAM
该K7R323684M和K7R321884M are37,748,736位QDR （四倍数据速率）
同步流水线突发SRAM的。
他们被组织为1,048,576字由36bits的K7R323684M和2,097,152字由18位K7R321884M 。
与QDR操作是可能通过支持DDR通过单独的数据输出和输入端口的读操作和写操作
以相同的周期。内存带宽maxmized数据可以被转移到SRAM
在K和K的每个上升沿，并转移出的SRAM上的C和C的每个上升沿
与完全独立的读写端口省去了高速总线转身。
地址读写锁存输入时钟K的备选上升沿
数据输入，并且所有的控制信号是同步的输入时钟（K或K） 。
正常数据输出同步输出时钟（C和C ） ，但是，当C和C被连接到高电平，
数据输出同步于输入时钟（K和K） 。
读出的数据为参考，以呼应时钟（ CQ CQ或）输出。
共用地址总线用于访问地址都为读取和写入操作。
内部突发计数器fiexd至4位的顺序进行读取和写入操作， reguiring拖全时钟总线周期。
试图打断进行中的突发操作的任何请求将被忽略。
同步管道读取和写入后期实现高速操作。
简单的深度扩展是通过使用R和W表示端口选择来实现的。
支持与BW字节写操作
0
和BW
1
（ BW
2
和B W
3 )
销。
支持与NW四位写操作
0
和NW
1
引脚X8设备。
IEEE 1149.1串行边界扫描（ JTAG ）简化了监控包垫连接状态与系统。
该K7R323684M和K7R321884M与三星的高性能6T CMOS技术实现
并且是165pin FBGA封装。多电源和接地引脚尽量减少地面反弹。
读操作
读周期由在正输入时钟K的上升沿激活 - [R启动
地址被提交并存储在读出地址寄存器中以K时钟同步。
对于4位突发的DDR操作时，它会访问4个36位或18位或8位的数据字，每个读命令。
第一个流水线的数据转移出以C时钟下面下面k个时钟上升沿触发设备。
下一个脉冲串数据由下面的C时钟上升沿的上升沿触发。
这个过程一直持续到所有四个数据被传输。
连续读操作initated使用K时钟的上升沿。
和流水线的数据转出装置对C和C时钟的每个上升沿。
在情况C和C连接到高时，输出数据由K和K触发insted的C和C的
当R为后一个读操作无效，该K7R323684M和K7R321884M将首先完成
进入取消模式在下面k个时钟上升沿之前突发读操作。
然后，输出驱动器自动关闭，以高阻抗状态。
回波时钟操作
为了保证输出tracibility ，该SRAM提供输出回波时钟，对恭维时钟CQ和CQ ，
这是与内部数据输出同步。
随路时钟正常运行过程中自由驰骋。
回波时钟由内部输出时钟信号触发，并通过相同的结构转移到外部
作为输出驱动器。
-5-
2003年12月
修订版2.0
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