【K7P803611BK7P801811B文档标题初步256Kx36 & 512Kx18 SR】,IC型号K7P801811B-HC27,K7P801811B-HC27 PDF资料,K7P801811B-HC27经销商,ic,电子元器件-51电子网

K7P803611B

K7P801811B

文档标题

初步

256Kx36 & 512Kx18 SRAM

256Kx36 & 512Kx18同步SRAM流水线

修订历史

版本号

修订版0.0

1.0版

修订版2.0

修订版3.0

修订版4.0

历史

- 初始文件。

- 最终规范发布

- 绝对最大额定值VDDQ从2.825V变为2.4V 。

- 功能描述修改

- 添加-HC27部分（零件号，国际直拨电话，交流特性）

草案日期

2001年2月

五月。 2001年

2002年1月

2002年3月

2002年8月

备注

初步

最终科幻

所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。， LTD 。保留

右来改变规格。三星电子将评估和回复的参数要求和问题

此设备的。如果您有任何疑问，请联系三星分支机构靠近你的办公室，电话或cortact总部。

-1-

2002年8月

修订版4.0

K7P803611B

K7P801811B

特点

256Kx36或512Kx18组织。

3.3V V

DD

/1.5V V

DDQ

（ 2.0V MAX V

DDQ

).

HSTL输入和输出电平。

差异， HSTL时钟输入K， K。

同步读写操作

注册的输入和输出注册

内部管道阀门类，以支持延迟写。

字节写入能力（ 4字节写选择，每个9bits ）

同步或异步输出使能。

通过ZZ信号掉电模式。

可编程阻抗输出驱动器。

JTAG边界扫描（ IEEE标准的子集， 1149.1 ）。

119 （ 7x17 ）引脚球栅阵列封装（ 14mmx22mm ）。

初步

256Kx36 & 512Kx18 SRAM

256Kx36 & 512Kx18同步SRAM流水线

组织

产品型号

K7P803611B-HC33

256Kx36

K7P803611B-HC30

K7P803611B-HC27

K7P803611B-HC25

K7P801811B-HC33

512Kx18

K7P801811B-HC30

K7P801811B-HC27

K7P801811B-HC25

最大

频率

333MHz

300MHz

250MHz

333MHz

300MHz

250MHz

ACCESS

时间

1.5

1.6

1.85

2.0

1.5

1.6

1.85

2.0

功能框图

SA [ 0:17 ]

或[ 0:18 ]

时钟

卜FF器

写

地址

注册

18或19

读

地址

注册

2:1

MUX

十二月

数据输出

36或18

S / A阵列

36或18

MUX0

36或18

方式

SS

SW

ZZ

G

国内

时钟

发电机

OE

36或18

控制

注册

控制

逻辑

E

DATA IN

注册

（ 2级）

36或18

存储阵列

256Kx36

512Kx18

K,K

DATA IN

36或18

W / D

ARRAY

数据输出

注册

36或18

XDIN

DQ

引脚说明

引脚名称

K, K

圣

DQN

SS

SW

SWA

SWB

SWC

社署

M

1

, M

2

G

引脚说明

差分时钟

同步地址输入

双向数据总线

同步选择

全球同步的写使能

同步字节写使能

同步字节B写使能

同步字节C编写启用

同步字节d写使能

阅读协议模式引脚（M

1

=V

SS

, M

2

=V

DDQ

)

异步输出使能

引脚名称

ZZ

ZQ

TCK

TMS

TDI

TDO

V

REF

V

DD

V

DDQ

V

SS

NC

引脚说明

异步掉电

输出驱动器阻抗控制

JTAG测试时钟

JTAG测试模式选择

JTAG测试数据输入

JTAG测试数据输出

HSTL输入参考电压

电源

输出电源

GND

无连接

2002年8月

修订版4.0

-2-

K7P803611B

K7P801811B

封装引脚配置

（ TOP VIEW ）

K7P803611B(256Kx36)

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

DDQ

NC

DQC

8

DQC

6

V

DDQ

DQC

3

DQC

1

V

DDQ

DQD

1

DQD

3

V

DDQ

DQD

6

DQD

8

NC

V

DDQ

2

SA

13

NC

SA

12

DQC

9

DQC

7

DQC

5

DQC

4

DQC

2

V

DD

DQD

2

DQD

4

DQD

5

DQD

7

DQD

9

SA

15

NC

TMS

3

SA

10

SA

9

SA

11

V

SS

V

SS

V

SS

SWC

V

SS

V

REF

V

SS

社署

V

SS

V

SS

V

SS

M

1

SA

14

TDI

4

NC

V

DD

ZQ

SS

G

NC

V

DD

K

SW

SA

0

SA

1

V

DD

SA

16

TCK

初步

256Kx36 & 512Kx18 SRAM

5

SA

7

SA

8

SA

6

V

SS

V

SS

V

SS

SWB

V

SS

V

REF

V

SS

SWA

V

SS

V

SS

V

SS

M

2

SA

3

TDO

6

SA

4

SA

17

SA

5

DQB

9

DQB

7

DQB

5

DQB

4

DQB

2

V

DD

DQA

2

DQA

4

DQA

5

DQA

7

DQA

9

SA

2

NC

7

V

DDQ

NC

DQB

8

DQB

6

V

DDQ

DQB

3

DQB

1

V

DDQ

DQA

1

DQA

3

V

DDQ

DQA

6

DQA

8

NC

ZZ

V

DDQ

K7P801811B(512Kx18)

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

DDQ

NC

DQB

1

NC

V

DDQ

NC

DQB

4

V

DDQ

NC

DQB

6

V

DDQ

DQB

8

NC

V

DDQ

2

SA

13

NC

SA

12

NC

DQB

2

NC

DQB

3

NC

V

DD

DQB

5

NC

DQB

7

NC

DQB

9

SA

15

SA

18

TMS

3

SA

10

SA

9

SA

11

V

SS

V

SS

V

SS

SWB

V

SS

V

REF

V

SS

NC

V

SS

V

SS

V

SS

M

1

SA

14

TDI

4

NC

V

DD

ZQ

SS

G

NC

V

DD

K

SW

SA

0

SA

1

V

DD

NC

TCK

5

SA

7

SA

8

SA

6

V

SS

V

SS

V

SS

NC

V

SS

V

REF

V

SS

SWA

V

SS

V

SS

V

SS

M

2

SA

3

TDO

6

SA

4

SA

17

SA

5

DQA

9

NC

DQA

7

NC

DQA

5

V

DD

NC

DQA

3

NC

DQA

2

NC

SA

2

SA

16

NC

7

V

DDQ

NC

DQA

8

V

DDQ

DQA

6

NC

V

DDQ

DQA

4

NC

V

DDQ

NC

DQA

1

NC

ZZ

V

DDQ

-3-

2002年8月

修订版4.0

K7P803611B

K7P801811B

功能说明

初步

256Kx36 & 512Kx18 SRAM

该K7P803611B和K7P801811B是9437184位同步管道突发模式SRAM器件。他们被组织成

262,144字由36位K7P803611B和524,288字由18位K7P801811B ，采用了三星先进的制造

CMOS技术。

单差分HSTL级别K时钟用于启动读/写操作，所有的内部操作是自定时的。在上升

一个K时钟，地址，写入启用的边缘，同步选择和数据项进行内部登记。数据奏从更新

输出寄存器日K时钟的下一个上升沿。内部写数据缓冲区允许将数据写入跟踪地址后一个周期

和控制。该包是119 （ 7x17 ）与上1.27mm间距球球栅阵列。

读操作

在读操作，地址和控制是在K时钟的第一个上升沿注册，则内部数组

K时钟的第一和第二边缘之间的读出。数据输出从输出寄存器更新关闭K时钟的第二个上升沿。

在连续的读操作，其中的地址是相同的，该数据输出，必须保持恒定，而没有任何毛刺。这

特性是因为SRAM中将由设备读取，将操作比SRAM的频率慢，并且需要多

的PLE SRAM的周期来执行一个读取操作。

写操作（延迟写入）

在写入操作期间，地址和控制被登记在K个时钟和数据输入的第一个上升沿被登记在

下面K时钟上升沿。写地址和数据的输入被存储在数据寄存器中，直到下一个写操作，并且

仅在下一写入opeation完全写入到SRAM阵列的数据输入端。 [：为d的]和使用SW被支持字节写入操作

SW的定时[ A：D ]是相同的SW信号。

旁路读操作

当随后读操作的最后一个写操作，其中写入和读出地址发生旁路读操作

相同的。对于这种情况，数据输出是由在寄存器代替SRAM阵列中的数据。旁路读取操作发生在一个字节

字节的基础。如果只有一个字节的写操作期间写入，但在读操作时需要对同一个地址，一个局部旁路

发生读操作，因为在新的字节数据是从在寄存器中的数据，而remaing字节是从SRAM中ARRY 。

睡眠模式

休眠模式是通过将异步ZZ引脚为高电平启动低功耗模式。在睡眠模式下，所有其他输入将被忽略

和产出被带到一个高阻抗状态。睡眠模式电流和输出高阻在指定的睡眠后保证

模式的启用时间。在睡眠模式下的存储器阵列的数据内容将被保留。休眠模式下不能启动，直至毕竟

挂起的操作已经完成，因为任何挂起的操作将无法保证，一旦睡眠模式启动。正常操作

令可以通过将ZZ引脚为低电平可以恢复，但只有指定的睡眠模式恢复的时间后。

模式控制

有两种控制模式选择引脚（M

1

和M

2

）用于设置读取正确的协议。该SRAM支持单时钟流水线

操作模式。为了正确指定的设备运行，男

1

必须连接到V

SS

和M

2

必须连接到V

DDQ

。这些

模式引脚必须设置在上电时，必须在器件工作期间不发生变化。

可编程阻抗输出驱动器

数据输出驱动器阻抗是由一个外部电阻RQ ， ZQ连接引脚和V之间调整

SS

和等于RQ / 5 。

例如， 250Ω电阻会给50Ω的输出阻抗。输出驱动器阻抗容差为15％，通过测试（由设计10％）

和周期性调整，以反映电源电压变化和温度。阻抗更新发生在早周期的

不激活的输出，例如取消选择周期。它们也可能发生在以G高启动周期。在所有情况下的阻抗

更新是对用户透明的，并且不产生存取时间在SRAM "push - outs"或其他异常行为。阻抗

ANCE更新更频繁地不超过每32个时钟周期出现。时钟周期进行计数的SRAM中是否被选择或不与

进行循环的类型无关被执行。因此，用户可以放心，之后33连续读周期

有发生，将会发生下一次g的阻抗更新是高在K时钟的上升沿。有没有开机

要求的SRAM 。然而，为了保证上电后最佳的输出驱动器阻抗，该SRAM需要1024无

读周期。输出缓冲器还可以在一个最小阻抗的配置通过连接ZQ到V编程

SS

或V

DDQ

.

上电/掉电电源电压定序

下面的电电源电压应用推荐： V

SS

, V

DD

, V

DDQ

, V

REF

，则V

IN

. V

DD

和V

DDQ

可以应用

同时，只要V

DDQ

不超过V

DD

超过电期间0.5V 。下面掉电电源电压

拆除顺序建议： V

IN

, V

REF

, V

DDQ

, V

DD

, V

SS

. V

DD

和V

DDQ

可同时被除去，只要V

DDQ

不超过V

DD

通过以上的过程中掉电0.5V 。

-4-

2002年8月

修订版4.0

K7P803611B

K7P801811B

真值表

K

X

↑

ZZ

H

L

G

X

H

L

X

SS

X

H

L

SW

X

H

L

SWA

X

H

L

H

L

SWB

X

H

L

H

L

SWC

X

H

L

H

L

社署

X

H

L

DQA

高阻

初步

256Kx36 & 512Kx18 SRAM

DQB

高阻

DQC

高阻

DQD

高阻

手术

掉电模式。无操作

输出禁用。

输出禁用。无操作

D

OUT

D

OUT

D

OUT

D

OUT

读周期

高阻

D

IN

高阻

D

IN

高阻

D

IN

高阻

D

IN

高阻

D

IN

高阻

D

IN

高阻

D

IN

D

IN

写入任何字节

写一个字节

写第二个字节

写第三个字节

写第四个字节

写的所有字节

记

：K & K的补充

绝对最大额定值

参数

内核电源电压相对于V

SS

输出电源电压相对于V

SS

任何引脚相对于V电压

SS

输出短路电流（每个I / O）

储存温度

符号

V

DD

V

DDQ

V

IN

I

OUT

T

STR

价值

-0.5到3.9

-0.5到2.4

-0.5到V

DDQ

+0.5 (2.4V

最大

)

25

-55至125

单位

V

mA

°C

记

：功率耗散能力将取决于封装特性和使用环境。参见随附的热阻抗数据。

应力大于下"绝对最大Ratings"可能会导致永久性损坏设备。这是一个额定值

并且该设备在这些或以上的本规范的经营部门所标明的任何其他条件的功能操作不

暗示。暴露在绝对最大额定值条件下工作会影响可靠性。

建议的直流工作条件

参数

核心供电电压

输出电源电压

输入高电平

输入低电平

输入参考电压

时钟输入信号电压

时钟输入差分电压

时钟输入共模电压

符号

V

DD

V

DDQ

V

IH

V

IL

V

REF

V

IN

至CLK

V

DIF

至CLK

V

CM

至CLK

民

3.15

1.4

V

REF

+0.1

-0.3

0.68

-0.3

0.1

0.68

典型值

3.3

1.5

-

0.75

-

0.75

最大

3.45

2.0

V

DDQ

+0.3

V

REF

-0.1

1.0

V

DDQ

+0.3

V

DDQ

+0.3

1.0

单位

V

记

-5-

2002年8月

修订版4.0

K7P803611B

K7P801811B

文档标题

初步

256Kx36 & 512Kx18 SRAM

256Kx36 & 512Kx18同步SRAM流水线

修订历史

版本号

修订版0.0

1.0版

修订版2.0

修订版3.0

修订版4.0

历史

- 初始文件。

- 最终规范发布

- 绝对最大额定值VDDQ从2.825V变为2.4V 。

- 功能描述修改

- 添加-HC27部分（零件号，国际直拨电话，交流特性）

草案日期

2001年2月

五月。 2001年

2002年1月

2002年3月

2002年8月

备注

初步

最终科幻

所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。， LTD 。保留

右来改变规格。三星电子将评估和回复的参数要求和问题

此设备的。如果您有任何疑问，请联系三星分支机构靠近你的办公室，电话或cortact总部。

-1-

2002年8月

修订版4.0

K7P803611B

K7P801811B

特点

256Kx36或512Kx18组织。

3.3V V

DD

/1.5V V

DDQ

（ 2.0V MAX V

DDQ

).

HSTL输入和输出电平。

差异， HSTL时钟输入K， K。

同步读写操作

注册的输入和输出注册

内部管道阀门类，以支持延迟写。

字节写入能力（ 4字节写选择，每个9bits ）

同步或异步输出使能。

通过ZZ信号掉电模式。

可编程阻抗输出驱动器。

JTAG边界扫描（ IEEE标准的子集， 1149.1 ）。

119 （ 7x17 ）引脚球栅阵列封装（ 14mmx22mm ）。

初步

256Kx36 & 512Kx18 SRAM

256Kx36 & 512Kx18同步SRAM流水线

组织

产品型号

K7P803611B-HC33

256Kx36

K7P803611B-HC30

K7P803611B-HC27

K7P803611B-HC25

K7P801811B-HC33

512Kx18

K7P801811B-HC30

K7P801811B-HC27

K7P801811B-HC25

最大

频率

333MHz

300MHz

250MHz

333MHz

300MHz

250MHz

ACCESS

时间

1.5

1.6

1.85

2.0

1.5

1.6

1.85

2.0

功能框图

SA [ 0:17 ]

或[ 0:18 ]

时钟

卜FF器

写

地址

注册

18或19

读

地址

注册

2:1

MUX

十二月

数据输出

36或18

S / A阵列

36或18

MUX0

36或18

方式

SS

SW

ZZ

G

国内

时钟

发电机

OE

36或18

控制

注册

控制

逻辑

E

DATA IN

注册

（ 2级）

36或18

存储阵列

256Kx36

512Kx18

K,K

DATA IN

36或18

W / D

ARRAY

数据输出

注册

36或18

XDIN

DQ

引脚说明

引脚名称

K, K

圣

DQN

SS

SW

SWA

SWB

SWC

社署

M

1

, M

2

G

引脚说明

差分时钟

同步地址输入

双向数据总线

同步选择

全球同步的写使能

同步字节写使能

同步字节B写使能

同步字节C编写启用

同步字节d写使能

阅读协议模式引脚（M

1

=V

SS

, M

2

=V

DDQ

)

异步输出使能

引脚名称

ZZ

ZQ

TCK

TMS

TDI

TDO

V

REF

V

DD

V

DDQ

V

SS

NC

引脚说明

异步掉电

输出驱动器阻抗控制

JTAG测试时钟

JTAG测试模式选择

JTAG测试数据输入

JTAG测试数据输出

HSTL输入参考电压

电源

输出电源

GND

无连接

2002年8月

修订版4.0

-2-

K7P803611B

K7P801811B

封装引脚配置

（ TOP VIEW ）

K7P803611B(256Kx36)

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

DDQ

NC

DQC

8

DQC

6

V

DDQ

DQC

3

DQC

1

V

DDQ

DQD

1

DQD

3

V

DDQ

DQD

6

DQD

8

NC

V

DDQ

2

SA

13

NC

SA

12

DQC

9

DQC

7

DQC

5

DQC

4

DQC

2

V

DD

DQD

2

DQD

4

DQD

5

DQD

7

DQD

9

SA

15

NC

TMS

3

SA

10

SA

9

SA

11

V

SS

V

SS

V

SS

SWC

V

SS

V

REF

V

SS

社署

V

SS

V

SS

V

SS

M

1

SA

14

TDI

4

NC

V

DD

ZQ

SS

G

NC

V

DD

K

SW

SA

0

SA

1

V

DD

SA

16

TCK

初步

256Kx36 & 512Kx18 SRAM

5

SA

7

SA

8

SA

6

V

SS

V

SS

V

SS

SWB

V

SS

V

REF

V

SS

SWA

V

SS

V

SS

V

SS

M

2

SA

3

TDO

6

SA

4

SA

17

SA

5

DQB

9

DQB

7

DQB

5

DQB

4

DQB

2

V

DD

DQA

2

DQA

4

DQA

5

DQA

7

DQA

9

SA

2

NC

7

V

DDQ

NC

DQB

8

DQB

6

V

DDQ

DQB

3

DQB

1

V

DDQ

DQA

1

DQA

3

V

DDQ

DQA

6

DQA

8

NC

ZZ

V

DDQ

K7P801811B(512Kx18)

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

DDQ

NC

DQB

1

NC

V

DDQ

NC

DQB

4

V

DDQ

NC

DQB

6

V

DDQ

DQB

8

NC

V

DDQ

2

SA

13

NC

SA

12

NC

DQB

2

NC

DQB

3

NC

V

DD

DQB

5

NC

DQB

7

NC

DQB

9

SA

15

SA

18

TMS

3

SA

10

SA

9

SA

11

V

SS

V

SS

V

SS

SWB

V

SS

V

REF

V

SS

NC

V

SS

V

SS

V

SS

M

1

SA

14

TDI

4

NC

V

DD

ZQ

SS

G

NC

V

DD

K

SW

SA

0

SA

1

V

DD

NC

TCK

5

SA

7

SA

8

SA

6

V

SS

V

SS

V

SS

NC

V

SS

V

REF

V

SS

SWA

V

SS

V

SS

V

SS

M

2

SA

3

TDO

6

SA

4

SA

17

SA

5

DQA

9

NC

DQA

7

NC

DQA

5

V

DD

NC

DQA

3

NC

DQA

2

NC

SA

2

SA

16

NC

7

V

DDQ

NC

DQA

8

V

DDQ

DQA

6

NC

V

DDQ

DQA

4

NC

V

DDQ

NC

DQA

1

NC

ZZ

V

DDQ

-3-

2002年8月

修订版4.0

K7P803611B

K7P801811B

功能说明

初步

256Kx36 & 512Kx18 SRAM

该K7P803611B和K7P801811B是9437184位同步管道突发模式SRAM器件。他们被组织成

262,144字由36位K7P803611B和524,288字由18位K7P801811B ，采用了三星先进的制造

CMOS技术。

单差分HSTL级别K时钟用于启动读/写操作，所有的内部操作是自定时的。在上升

一个K时钟，地址，写入启用的边缘，同步选择和数据项进行内部登记。数据奏从更新

输出寄存器日K时钟的下一个上升沿。内部写数据缓冲区允许将数据写入跟踪地址后一个周期

和控制。该包是119 （ 7x17 ）与上1.27mm间距球球栅阵列。

读操作

在读操作，地址和控制是在K时钟的第一个上升沿注册，则内部数组

K时钟的第一和第二边缘之间的读出。数据输出从输出寄存器更新关闭K时钟的第二个上升沿。

在连续的读操作，其中的地址是相同的，该数据输出，必须保持恒定，而没有任何毛刺。这

特性是因为SRAM中将由设备读取，将操作比SRAM的频率慢，并且需要多

的PLE SRAM的周期来执行一个读取操作。

写操作（延迟写入）

在写入操作期间，地址和控制被登记在K个时钟和数据输入的第一个上升沿被登记在

下面K时钟上升沿。写地址和数据的输入被存储在数据寄存器中，直到下一个写操作，并且

仅在下一写入opeation完全写入到SRAM阵列的数据输入端。 [：为d的]和使用SW被支持字节写入操作

SW的定时[ A：D ]是相同的SW信号。

旁路读操作

当随后读操作的最后一个写操作，其中写入和读出地址发生旁路读操作

相同的。对于这种情况，数据输出是由在寄存器代替SRAM阵列中的数据。旁路读取操作发生在一个字节

字节的基础。如果只有一个字节的写操作期间写入，但在读操作时需要对同一个地址，一个局部旁路

发生读操作，因为在新的字节数据是从在寄存器中的数据，而remaing字节是从SRAM中ARRY 。

睡眠模式

休眠模式是通过将异步ZZ引脚为高电平启动低功耗模式。在睡眠模式下，所有其他输入将被忽略

和产出被带到一个高阻抗状态。睡眠模式电流和输出高阻在指定的睡眠后保证

模式的启用时间。在睡眠模式下的存储器阵列的数据内容将被保留。休眠模式下不能启动，直至毕竟

挂起的操作已经完成，因为任何挂起的操作将无法保证，一旦睡眠模式启动。正常操作

令可以通过将ZZ引脚为低电平可以恢复，但只有指定的睡眠模式恢复的时间后。

模式控制

有两种控制模式选择引脚（M

1

和M

2

）用于设置读取正确的协议。该SRAM支持单时钟流水线

操作模式。为了正确指定的设备运行，男

1

必须连接到V

SS

和M

2

必须连接到V

DDQ

。这些

模式引脚必须设置在上电时，必须在器件工作期间不发生变化。

可编程阻抗输出驱动器

数据输出驱动器阻抗是由一个外部电阻RQ ， ZQ连接引脚和V之间调整

SS

和等于RQ / 5 。

例如， 250Ω电阻会给50Ω的输出阻抗。输出驱动器阻抗容差为15％，通过测试（由设计10％）

和周期性调整，以反映电源电压变化和温度。阻抗更新发生在早周期的

不激活的输出，例如取消选择周期。它们也可能发生在以G高启动周期。在所有情况下的阻抗

更新是对用户透明的，并且不产生存取时间在SRAM "push - outs"或其他异常行为。阻抗

ANCE更新更频繁地不超过每32个时钟周期出现。时钟周期进行计数的SRAM中是否被选择或不与

进行循环的类型无关被执行。因此，用户可以放心，之后33连续读周期

有发生，将会发生下一次g的阻抗更新是高在K时钟的上升沿。有没有开机

要求的SRAM 。然而，为了保证上电后最佳的输出驱动器阻抗，该SRAM需要1024无

读周期。输出缓冲器还可以在一个最小阻抗的配置通过连接ZQ到V编程

SS

或V

DDQ

.

上电/掉电电源电压定序

下面的电电源电压应用推荐： V

SS

, V

DD

, V

DDQ

, V

REF

，则V

IN

. V

DD

和V

DDQ

可以应用

同时，只要V

DDQ

不超过V

DD

超过电期间0.5V 。下面掉电电源电压

拆除顺序建议： V

IN

, V

REF

, V

DDQ

, V

DD

, V

SS

. V

DD

和V

DDQ

可同时被除去，只要V

DDQ

不超过V

DD

通过以上的过程中掉电0.5V 。

-4-

2002年8月

修订版4.0

K7P803611B

K7P801811B

真值表

K

X

↑

ZZ

H

L

G

X

H

L

X

SS

X

H

L

SW

X

H

L

SWA

X

H

L

H

L

SWB

X

H

L

H

L

SWC

X

H

L

H

L

社署

X

H

L

DQA

高阻

初步

256Kx36 & 512Kx18 SRAM

DQB

高阻

DQC

高阻

DQD

高阻

手术

掉电模式。无操作

输出禁用。

输出禁用。无操作

D

OUT

D

OUT

D

OUT

D

OUT

读周期

高阻

D

IN

高阻

D

IN

高阻

D

IN

高阻

D

IN

高阻

D

IN

高阻

D

IN

高阻

D

IN

D

IN

写入任何字节

写一个字节

写第二个字节

写第三个字节

写第四个字节

写的所有字节

记

：K & K的补充

绝对最大额定值

参数

内核电源电压相对于V

SS

输出电源电压相对于V

SS

任何引脚相对于V电压

SS

输出短路电流（每个I / O）

储存温度

符号

V

DD

V

DDQ

V

IN

I

OUT

T

STR

价值

-0.5到3.9

-0.5到2.4

-0.5到V

DDQ

+0.5 (2.4V

最大

)

25

-55至125

单位

V

mA

°C

记

：功率耗散能力将取决于封装特性和使用环境。参见随附的热阻抗数据。

应力大于下"绝对最大Ratings"可能会导致永久性损坏设备。这是一个额定值

并且该设备在这些或以上的本规范的经营部门所标明的任何其他条件的功能操作不

暗示。暴露在绝对最大额定值条件下工作会影响可靠性。

建议的直流工作条件

参数

核心供电电压

输出电源电压

输入高电平

输入低电平

输入参考电压

时钟输入信号电压

时钟输入差分电压

时钟输入共模电压

符号

V

DD

V

DDQ

V

IH

V

IL

V

REF

V

IN

至CLK

V

DIF

至CLK

V

CM

至CLK

民

3.15

1.4

V

REF

+0.1

-0.3

0.68

-0.3

0.1

0.68

典型值

3.3

1.5

-

0.75

-

0.75

最大

3.45

2.0

V

DDQ

+0.3

V

REF

-0.1

1.0

V

DDQ

+0.3

V

DDQ

+0.3

1.0

单位

V

记

-5-

2002年8月

修订版4.0