512MB B-死DDR2 SDRAM
DDR2 SDRAM
512MB B-死DDR2 SDRAM规格
1.5版
2005年7月
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
本条中的任何文件应当解释为授予任何许可，
明示或暗示，被禁止的或其他方式，
任何知识产权权利三星的产品或技术。所有
信息在本文档提供
作为"AS IS"基础不承担任何声明或保证。
1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。
2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途
应用产品故障可能导致人身或人身伤害，或任何军事或损失
国防应用，或任何政府采购到特殊条款或规定可能适用。
*三星电子保留随时更改产品或规格，恕不另行通知。
分页： 28 1
1.5修订版2005年7月
512MB B-死DDR2 SDRAM
0订购信息
组织
128Mx4
64Mx8
32Mx16
DDR2-533 4-4-4
K4T51043QB-GCD5
K4T51043QB-ZCD5
K4T51083QB-GCD5
K4T51083QB-ZCD5
K4T51163QB-GCD5
K4T51163QB-ZCD5
DDR2-400 3-3-3
K4T51043QB-GCCC
K4T51043QB-ZCCC
K4T51083QB-GCCC
K4T51083QB-ZCCC
K4T51163QB-GCCC
K4T51163QB-ZCCC
DDR2 SDRAM
包
60 FBGA
60 FBGA
60 FBGA
60 FBGA
84 FBGA
84 FBGA
注：速度斌是为了CL- tRCD的-TRP的。
教育部重点特色
速度
CAS延迟
的tRCD （MIN）
激进党（分钟）
的tRC （分钟）
DDR2-533 4-4-4
4
15
15
55
DDR2-400 3-3-3
3
15
15
55
单位
TCK
ns
ns
ns
JEDEC标准的1.8V ± 0.1V电源
VDDQ = 1.8V ± 0.1V
200 MHz的F
CK
为400MB /秒/针， 267MHz F
CK
为533MB /秒/
针
4银行
中科院发布
可编程CAS延时： 3 ， 4 ， 5
可编程附加延迟：0， 1 ，2，3和4中
写延迟（ WL ） =读延时（ RL ） -1
突发长度： 4,8 （隔行/半字节顺序）
可编程顺序/交错突发模式
双向差分数据选通（单端数据 -
闪光灯是一个可选功能）
片外驱动器（ OCD ）阻抗调整
片上终端
特殊功能支持
- 高温度自刷新速率使得
平均更新周期7.8us时于T低
例
85°C,
3.9us ，在85°C <牛逼
例
< 95
°C
包装： 60ball FBGA - 128Mx4 / 64Mx8 ， 84ball FBGA -
32Mx16
所有无铅产品符合RoHS指令的
512MB的DDR2 SDRAM是作为一个32兆×4个I / O ×4
银行的16Mbit ×8个I / O X 4banks或8Mbit的×16个I / O ×4银行
装置。该同步装置实现了高速双
高达533MB /秒/针（ DDR2-533 ）的数据速率传输速率
一般应用。
该芯片的设计符合下列关键DDR2
SDRAM的功能，如中科院发布与附加延迟，写
延时=读延时-1 ，片外驱动器（ OCD ）阻抗
调整和片上终端。
所有的控制和地址输入端有一对同步
对外部提供的差分时钟。输入被锁在
差分时钟交叉点（ CK上升沿和CK下降） 。所有I / O
有一对双向选通（ DQS的同步和
DQS）在源同步方式。地址总线用于
传达行，列和行地址信息在一个RAS /
CAS复用的风格。例如，512MB （4个）设备接收
14/11/2解决。
512MB的DDR2器件采用1.8V单电源± 0.1V
电源和1.8V ± 0.1V VDDQ 。
512MB的DDR2器件在60ball FBGAs （ X4 / X8）和可用
在84ball FBGAs （ X16 ） 。
注意：所描述的功能性和时序规范
包括在这个数据表是对能操作的DLL启用模式
通报BULLETIN 。
注：本数据手册是全DDR2规格的抽象，并不包括在“三星DDR2描述的共同特征
SDRAM器件操作&时序图“
第28 3
1.5修订版2005年7月
512MB B-死DDR2 SDRAM
2.封装引脚/机械尺寸&地址
2.1封装引脚
DDR2 SDRAM
X4封装引脚（顶视图） ： 60ball FBGA封装
1
VDD
NC
VDDQ
NC
VDDL
2
NC
VSSQ
DQ1
VSSQ
VREF
CKE
NC
BA0
A10
VSS
A3
A7
VDD
A12
3
VSS
DM
VDDQ
DQ3
VSS
WE
BA1
A1
A5
A9
NC
A
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D
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G
H
J
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L
7
VSSQ
的DQ
VDDQ
DQ2
VSSDL
RAS
CAS
A2
A6
A11
NC
8
的DQ
VSSQ
DQ0
VSSQ
CK
CK
CS
A0
A4
A8
A13
VSS
VDD
9
VDDQ
NC
VDDQ
NC
VDD
ODT
注意事项：
1.引脚B3具有相同的电容引脚为B7 。
2. VDDL和VSSDL的电源和接地的DLL。
球的位置（ X4）
：填充的球
+ ：无人区球
顶视图
（参阅通过包球）
1
A
B
C
D
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F
G
H
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第28 4
1.5修订版2005年7月
512MB B-死DDR2 SDRAM
DDR2 SDRAM
X8封装引脚（顶视图） ： 60ball FBGA封装
1
2
NU /
RDQS
VSSQ
DQ1
VSSQ
VREF
CKE
NC
BA0
A10
VSS
A3
A7
VDD
A12
3
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VDD
DQ6
VDDQ
DQ4
VDDL
VSS
DM /
RDQS
VDDQ
DQ3
VSS
WE
BA1
A1
A5
A9
NC
A
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VSSQ
的DQ
VDDQ
DQ2
VSSDL
RAS
CAS
A2
A6
A11
NC
的DQ
VSSQ
DQ0
VSSQ
CK
CK
CS
A0
A4
A8
A13
VDDQ
DQ7
VDDQ
DQ5
VDD
ODT
VDD
VSS
注意事项：
1.引脚B3和A2具有相同的电容量为销B7和A8 。
2.对于一个读使能时，闪光灯对RDQS & RDQS在功能和定时选通对DQS相同
& DQS和输入屏蔽功能被禁用。
3.糖尿病或RDQS / RDQS的功能是由EMRS命令启用。
4. VDDL和VSSDL的电源和接地的DLL。
球的位置的（x8）
：填充的球
+ ：无人区球
顶视图
（参阅通过包球）
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2
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512MB B-死DDR2 SDRAM
DDR2 SDRAM
512MB B-死DDR2 SDRAM规格
1.5版
2005年7月
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
本条中的任何文件应当解释为授予任何许可，
明示或暗示，被禁止的或其他方式，
任何知识产权权利三星的产品或技术。所有
信息在本文档提供
作为"AS IS"基础不承担任何声明或保证。
1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。
2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途
应用产品故障可能导致人身或人身伤害，或任何军事或损失
国防应用，或任何政府采购到特殊条款或规定可能适用。
*三星电子保留随时更改产品或规格，恕不另行通知。
分页： 28 1
1.5修订版2005年7月
512MB B-死DDR2 SDRAM
0订购信息
组织
128Mx4
64Mx8
32Mx16
DDR2-533 4-4-4
K4T51043QB-GCD5
K4T51043QB-ZCD5
K4T51083QB-GCD5
K4T51083QB-ZCD5
K4T51163QB-GCD5
K4T51163QB-ZCD5
DDR2-400 3-3-3
K4T51043QB-GCCC
K4T51043QB-ZCCC
K4T51083QB-GCCC
K4T51083QB-ZCCC
K4T51163QB-GCCC
K4T51163QB-ZCCC
DDR2 SDRAM
包
60 FBGA
60 FBGA
60 FBGA
60 FBGA
84 FBGA
84 FBGA
注：速度斌是为了CL- tRCD的-TRP的。
教育部重点特色
速度
CAS延迟
的tRCD （MIN）
激进党（分钟）
的tRC （分钟）
DDR2-533 4-4-4
4
15
15
55
DDR2-400 3-3-3
3
15
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单位
TCK
ns
ns
ns
JEDEC标准的1.8V ± 0.1V电源
VDDQ = 1.8V ± 0.1V
200 MHz的F
CK
为400MB /秒/针， 267MHz F
CK
为533MB /秒/
针
4银行
中科院发布
可编程CAS延时： 3 ， 4 ， 5
可编程附加延迟：0， 1 ，2，3和4中
写延迟（ WL ） =读延时（ RL ） -1
突发长度： 4,8 （隔行/半字节顺序）
可编程顺序/交错突发模式
双向差分数据选通（单端数据 -
闪光灯是一个可选功能）
片外驱动器（ OCD ）阻抗调整
片上终端
特殊功能支持
- 高温度自刷新速率使得
平均更新周期7.8us时于T低
例
85°C,
3.9us ，在85°C <牛逼
例
< 95
°C
包装： 60ball FBGA - 128Mx4 / 64Mx8 ， 84ball FBGA -
32Mx16
所有无铅产品符合RoHS指令的
512MB的DDR2 SDRAM是作为一个32兆×4个I / O ×4
银行的16Mbit ×8个I / O X 4banks或8Mbit的×16个I / O ×4银行
装置。该同步装置实现了高速双
高达533MB /秒/针（ DDR2-533 ）的数据速率传输速率
一般应用。
该芯片的设计符合下列关键DDR2
SDRAM的功能，如中科院发布与附加延迟，写
延时=读延时-1 ，片外驱动器（ OCD ）阻抗
调整和片上终端。
所有的控制和地址输入端有一对同步
对外部提供的差分时钟。输入被锁在
差分时钟交叉点（ CK上升沿和CK下降） 。所有I / O
有一对双向选通（ DQS的同步和
DQS）在源同步方式。地址总线用于
传达行，列和行地址信息在一个RAS /
CAS复用的风格。例如，512MB （4个）设备接收
14/11/2解决。
512MB的DDR2器件采用1.8V单电源± 0.1V
电源和1.8V ± 0.1V VDDQ 。
512MB的DDR2器件在60ball FBGAs （ X4 / X8）和可用
在84ball FBGAs （ X16 ） 。
注意：所描述的功能性和时序规范
包括在这个数据表是对能操作的DLL启用模式
通报BULLETIN 。
注：本数据手册是全DDR2规格的抽象，并不包括在“三星DDR2描述的共同特征
SDRAM器件操作&时序图“
第28 3
1.5修订版2005年7月
512MB B-死DDR2 SDRAM
2.封装引脚/机械尺寸&地址
2.1封装引脚
DDR2 SDRAM
X4封装引脚（顶视图） ： 60ball FBGA封装
1
VDD
NC
VDDQ
NC
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2
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VSSQ
DQ1
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VREF
CKE
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VSS
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9
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VDDQ
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ODT
注意事项：
1.引脚B3具有相同的电容引脚为B7 。
2. VDDL和VSSDL的电源和接地的DLL。
球的位置（ X4）
：填充的球
+ ：无人区球
顶视图
（参阅通过包球）
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512MB B-死DDR2 SDRAM
DDR2 SDRAM
X8封装引脚（顶视图） ： 60ball FBGA封装
1
2
NU /
RDQS
VSSQ
DQ1
VSSQ
VREF
CKE
NC
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DM /
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VSSQ
DQ0
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CK
CK
CS
A0
A4
A8
A13
VDDQ
DQ7
VDDQ
DQ5
VDD
ODT
VDD
VSS
注意事项：
1.引脚B3和A2具有相同的电容量为销B7和A8 。
2.对于一个读使能时，闪光灯对RDQS & RDQS在功能和定时选通对DQS相同
& DQS和输入屏蔽功能被禁用。
3.糖尿病或RDQS / RDQS的功能是由EMRS命令启用。
4. VDDL和VSSDL的电源和接地的DLL。
球的位置的（x8）
：填充的球
+ ：无人区球
顶视图
（参阅通过包球）
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QQ：2880707522 复制
