K7N403601M
K7N401801M
文档标题
128Kx36 & 256Kx18流水线NtRAM
TM
128Kx36 & 256Kx18位流水线NtRAM
TM
修订历史
版本号
0.0
0.1
历史
1.初始文件。
1.更改吨
CD
,t
OE
从4.0ns到4.2ns -75
2.改变DC的IC卡和参数条件
I
SB1
;在10mA至30mA ，
I
SB2
;在10mA至30mA 。
加V
DDQ
电源电压（ 2.5V I / O）
改变了V
OL
从0.2V到0.4V ，在2.5V的I / O最大值。
最终规格发布。
删除V
DDQ
电源电压（ 2.5V I / O）
加V
DDQ
电源电压（ 2.5V I / O）
草案日期
July.06 。 1998年
10月10日。 1998年
备注
初步
初步
0.2
0.3
1.0
2.0
3.0
12月10日1998年
12月23日1998年
1月29日1999
2月25日1999
五月。 13. 1999
初步
初步
最终科幻
最终科幻
最终科幻
所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。 ， LTD 。保留随时更改的权利
规格。三星电子将评估并在该设备的参数回复您的要求和问题。如果您有任何ques-
系统蒸发散，请联系三星分支机构靠近你的办公室，电话或联系总部。
-1-
1999年5月
修订版3.0
K7N403601M
K7N401801M
128Kx36 & 256Kx18流水线NtRAM
TM
128Kx36 & 256Kx18位流水线NtRAM
TM
特点
3.3V + 0.165V / -0.165V电源。
I / O电源电压3.3V + 0.165V / -0.165V用于3.3VI / O
或+ 2.5V 0.4V / -0.125V为2.5V的I / O
.
字节写入功能。
启用时钟和暂停操作。
单读/写控制引脚。
自定时写周期。
三个芯片使能进行简单的深度扩展，没有数据
争
Α
交错爆裂或线性突发模式。
异步输出使能控制。
掉电模式。
TTL电平的三态输出。
100 - TQFP - 1420A包装。
概述
该K7N403601M和K7N401801M是4718592位同步
异步的静态的SRAM 。
该NtRAM
TM
或者没有转机随机存取存储器泌尿道感染
lizes经营周期的任意组合的所有带宽。
除了输出地址，数据输入，并且所有的控制信号
启用和线性脉冲串顺序被同步到的输入时钟。
突发为了控制必须连接"High或Low" 。
异步输入包括所述睡眠模式启动（ ZZ） 。
输出使能控制在任何给定时刻的输出。
写周期是内部自定时的由上升开始
在时钟输入的边缘。这个特性消除了复杂的片
写脉冲的产生
并且提供了用于进来的信号的增加的定时的灵活性。
对于读周期，流水线SRAM的输出数据暂时
由边缘trigered输出寄存器存储，然后被释放到
输出bufferes在时钟的下一个上升沿。
该K7N403601M和K7N401801M与实现
三星的高性能CMOS技术，是可用
能够在100PIN TQFP封装。多个电源和地引脚
尽量减少地面反弹。
快速访问TIMES
参数
周期
时钟存取时间
输出启用访问时间
符号-15 -13 -10单位
t
CYC
t
CD
t
OE
6.7 7.5
10
ns
ns
ns
3.8 4.2 5.0
3.8 4.2 5.0
逻辑框图
LBO
A [ 0:16 ]或
A [0:17]
地址
注册
A
2
~A
16
OR A
2
~A
17
A
0
~A
1
BURST
地址
计数器
A′
0
~A′
1
128Kx36 ， 256Kx18
内存
ARRAY
CLK
CKE
K
写
地址
注册
写
地址
注册
控制
逻辑
K
数据在
注册
数据在
注册
K
CS
1
CS
2
CS
2
ADV
WE
BW
x
（ X = A ，B，C ， d或一，二）
OE
ZZ
DQA
0
DQD
7
或DQA
0
DQB
8
DQPa DQPd
36或18
控制
注册
控制
逻辑
K
产量
注册
卜FF器
NtRAM
TM
并没有周转随机存取存储器是三星的商标。
其体系结构和功能由NEC和东芝的支持。
-2-
1999年5月
修订版3.0
K7N403601M
K7N401801M
引脚配置
（ TOP VIEW ）
BWD
BWB
128Kx36 & 256Kx18流水线NtRAM
TM
BWA
BWC
CKE
ADV
北卡罗来纳州
北卡罗来纳州
83
CLK
CS
1
CS
2
CS
2
V
DD
V
SS
WE
OE
A
6
A
7
A
8
82
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
81
A
9
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
V
DD
A
5
A
4
A
3
A
2
A
1
A
0
A
10
A
11
A
12
A
13
A
14
A
15
引脚名称
符号
A
0
- A
16
引脚名称
地址输入
TQFP PIN NO 。
32,33,34,35,36,37
44,45,46,47,48,49
50,81,82,99,100
85
88
89
87
98
97
92
93,94,95,96
86
64
31
符号
V
DD
V
SS
北卡罗来纳州
DQA
0
~a
7
DQB
0
~b
7
DQC
0
~c
7
DQD
0
~d
7
DQPa P
d
V
DDQ
V
SSQ
引脚名称
电源（ + 3.3V ）
地
无连接
数据输入/输出
TQFP PIN NO 。
14,15,16,41,65,66,91
17,40,67,90
38,39,42,43,83,84
52,53,56,57,58,59,62,63
68,69,72,73,74,75,78,79
2,3,6,7,8,9,12,13
18,19,22,23,24,25,28,29
51,80,1,30
4,11,20,27,54,61,70,77
5,10,21,26,55,60,71,76
ADV
WE
CLK
CKE
CS
1
CS
2
CS
2
BWX （ X = A，B ， C，D ）
OE
ZZ
LBO
地址前进/负载
读/写控制输入
时钟
时钟使能
芯片选择
芯片选择
芯片选择
字节写输入
OUTPUT ENABLE
功耗的睡眠模式
突发模式控制
LBO
V
SS
输出电源
（ 2.5V或3.3V ）
输出地
注意事项：
1.引脚83为地址位为8Mb的NtRAM被保留。
2. A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
-3-
A
16
50
DQPc
DQC
0
DQC
1
V
DDQ
V
SSQ
DQC
2
DQC
3
DQC
4
DQC
5
V
SSQ
V
DDQ
DQC
6
DQC
7
V
DD
V
DD
V
DD
V
SS
DQD
0
DQD
1
V
DDQ
V
SSQ
DQD
2
DQD
3
DQD
4
DQD
5
V
SSQ
V
DDQ
DQD
6
DQD
7
DQPd
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100引脚TQFP
（ 20毫米X 14毫米）
K7N403601M(128Kx36)
DQPb
DQB
7
DQB
6
V
DDQ
V
SSQ
DQB
5
DQB
4
DQB
3
DQB
2
V
SSQ
V
DDQ
DQB
1
DQB
0
V
SS
V
DD
V
DD
ZZ
DQA
7
DQA
6
V
DDQ
V
SSQ
DQA
5
DQA
4
DQA
3
DQA
2
V
SSQ
V
DDQ
DQA
1
DQA
0
DQPa
1999年5月
修订版3.0
K7N403601M
K7N401801M
引脚配置
（ TOP VIEW ）
BWB
128Kx36 & 256Kx18流水线NtRAM
TM
BWA
CKE
ADV
CS
2
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
83
CLK
CS
1
CS
2
V
DD
V
SS
WE
OE
A
6
A
7
A
8
82
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
81
A
9
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
V
DD
A
5
A
4
A
3
A
2
A
1
A
0
A
11
A
12
A
13
A
14
A
15
A
16
引脚名称
符号
A
0
- A
17
引脚名称
地址输入
TQFP PIN NO 。
32,33,34,35,36,37,
44,45,46,47,48,49
50,80,81,82,99,100
85
88
89
87
98
97
92
93,94
86
64
31
符号
V
DD
V
SS
北卡罗来纳州
引脚名称
电源（ + 3.3V ）
地
无连接
TQFP PIN NO 。
14,15,16,41,65,66,91
17,40,67,90
1,2,3,6,7,25,28,29,30,
38,39,42,43,51,52,53,
56,57,75,78,79,83,84
95,96
58,59,62,63,68,69,72,73,74
8,9,12,13,18,19,22,23,24
ADV
WE
CLK
CKE
CS
1
CS
2
CS
2
BWX （ X = A ，二）
OE
ZZ
LBO
地址前进/负载
读/写控制输入
时钟
时钟使能
芯片选择
芯片选择
芯片选择
字节写输入
OUTPUT ENABLE
功耗的睡眠模式
突发模式控制
LBO
V
SS
DQA
0
~a
8
DQB
0
~b
8
数据输入/输出
V
DDQ
V
SSQ
输出电源
（ 2.5V或3.3V ）
输出地
A
17
50
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
V
DDQ
V
SSQ
北卡罗来纳州
北卡罗来纳州
DQB
8
DQB
7
V
SSQ
V
DDQ
DQB
6
DQB
5
V
DD
V
DD
V
DD
V
SS
DQB
4
DQB
3
V
DDQ
V
SSQ
DQB
2
DQB
1
DQB
0
北卡罗来纳州
V
SSQ
V
DDQ
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100引脚TQFP
（ 20毫米X 14毫米）
K7N401801M(256Kx18)
A
10
北卡罗来纳州
北卡罗来纳州
V
DDQ
V
SSQ
北卡罗来纳州
DQA
0
DQA
1
DQA
2
V
SSQ
V
DDQ
DQA
3
DQA
4
V
SS
V
DD
V
DD
ZZ
DQA
5
DQA
6
V
DDQ
V
SSQ
DQA
7
DQA
8
北卡罗来纳州
北卡罗来纳州
V
SSQ
V
DDQ
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
4,11,20,27,54,61,70,77
5,10,21,26,55,60,71,76
注意事项：
1.引脚83为地址位为8Mb的NtRAM被保留。
2. A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
-4-
1999年5月
修订版3.0
K7N403601M
K7N401801M
功能说明
128Kx36 & 256Kx18流水线NtRAM
TM
该K7N403601M和K7N401801M是NtRAM
TM
旨在通过消除周转周期时，保持100 ％的总线带宽
有一个从阅读过渡到写，反之亦然。
所有输入（除OE ， LBO和ZZ的）同步时钟的上升沿。
所有的读，写和取消的周期是由ADV输入启动。随后的脉冲串地址可以通过在内部产生
提前爆销（ ADV ） 。 ADV应该被驱动到低，一旦设备已经取消选择以加载用于下一个新的地址
操作。
时钟使能（CKE ）引脚使芯片的操作来使用，只要必要暂停。当CKE为高电平时，所有同步
输入被忽略，内部设备寄存器将保持其先前的值。
NtRAM
TM
外部锁存地址和启动周期，当CKE ， ADV被驱动到低三个芯片使（ CS
1
， CS
2
， CS
2
)
是活动的。
输出使能（ OE）的可用于禁止输出在任何给定的时间。
当在时钟的上升沿时，地址出现在地址输入被锁定在启动读操作
地址寄存器， CKE被拉低，所有三个芯片使（ CS
1
， CS
2
， CS
2
）是活动的，写使能输入信号WE驱动
高，和ADV从动low.The内部阵列读出的第一个上升沿和时钟的第二个上升沿和数据之间
被锁存在输出寄存器。在第二个时钟沿数据被赶出的SRAM。另外，在读操作 - 必须
驱动为低电平为设备驱动所请求的数据。
当WE是在时钟的上升沿驱动为低电平时写操作。 BW并[d ：一]可用于字节写入操作。该用户喉─
内衬NtRAM
TM
使用一晚后写入循环利用的带宽的100％。
在时钟的第一个上升沿， WE和地址被登记，并且与该地址相关联的数据是必需的2周期
后来。
由ADV高产生用于猝发访问后继地址如下所示。突发seguence的出发点是
由外部提供的地址。猝发地址计数器绕回至其初始状态完成时。
色同步信号序列是由LBO引脚的状态决定。当该引脚为低电平时，线性突发序列被选择。
而当该引脚为高电平时，交错突发序列被选择。
在正常操作期间，ZZ必须被驱动为低电平。当ZZ被驱动为高电平时，将SRAM 2个周期后进入功耗的睡眠模式。在
此时， SRAM的内部状态被保存。当ZZ返回到低，一般的SRAM 2个周期后醒来的操作
时间。
突发序列表
LBO引脚
高
科幻RST地址
案例1
A
1
0
0
1
1
A
0
0
1
0
1
A
1
0
0
1
1
案例2
A
0
1
0
1
0
A
1
1
1
0
0
案例3
（交错突发， LBO =高）
案例4
A
0
0
1
0
1
A
1
1
1
0
0
A
0
1
0
1
0
第四地址
BQ表
LBO引脚
低
科幻RST地址
案例1
A
1
0
0
1
1
A
0
0
1
0
1
A
1
0
1
1
0
案例2
A
0
1
0
1
0
A
1
1
1
0
0
案例3
（线性脉冲串， LBO =低）
案例4
A
0
0
1
0
1
A
1
1
0
0
1
A
0
1
0
1
0
第四地址
注意：
1. LBO引脚必须连接到高或低，和漂浮状态决不允许
.
-5-
1999年5月
修订版3.0
K7N403601M
K7N401801M
文档标题
128Kx36 & 256Kx18流水线NtRAM
TM
128Kx36 & 256Kx18位流水线NtRAM
TM
修订历史
版本号
0.0
0.1
历史
1.初始文件。
1.更改吨
CD
,t
OE
从4.0ns到4.2ns -75
2.改变DC的IC卡和参数条件
I
SB1
;在10mA至30mA ，
I
SB2
;在10mA至30mA 。
加V
DDQ
电源电压（ 2.5V I / O）
改变了V
OL
从0.2V到0.4V ，在2.5V的I / O最大值。
最终规格发布。
删除V
DDQ
电源电压（ 2.5V I / O）
加V
DDQ
电源电压（ 2.5V I / O）
草案日期
July.06 。 1998年
10月10日。 1998年
备注
初步
初步
0.2
0.3
1.0
2.0
3.0
12月10日1998年
12月23日1998年
1月29日1999
2月25日1999
五月。 13. 1999
初步
初步
最终科幻
最终科幻
最终科幻
所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。 ， LTD 。保留随时更改的权利
规格。三星电子将评估并在该设备的参数回复您的要求和问题。如果您有任何ques-
系统蒸发散，请联系三星分支机构靠近你的办公室，电话或联系总部。
-1-
1999年5月
修订版3.0
K7N403601M
K7N401801M
128Kx36 & 256Kx18流水线NtRAM
TM
128Kx36 & 256Kx18位流水线NtRAM
TM
特点
3.3V + 0.165V / -0.165V电源。
I / O电源电压3.3V + 0.165V / -0.165V用于3.3VI / O
或+ 2.5V 0.4V / -0.125V为2.5V的I / O
.
字节写入功能。
启用时钟和暂停操作。
单读/写控制引脚。
自定时写周期。
三个芯片使能进行简单的深度扩展，没有数据
争
Α
交错爆裂或线性突发模式。
异步输出使能控制。
掉电模式。
TTL电平的三态输出。
100 - TQFP - 1420A包装。
概述
该K7N403601M和K7N401801M是4718592位同步
异步的静态的SRAM 。
该NtRAM
TM
或者没有转机随机存取存储器泌尿道感染
lizes经营周期的任意组合的所有带宽。
除了输出地址，数据输入，并且所有的控制信号
启用和线性脉冲串顺序被同步到的输入时钟。
突发为了控制必须连接"High或Low" 。
异步输入包括所述睡眠模式启动（ ZZ） 。
输出使能控制在任何给定时刻的输出。
写周期是内部自定时的由上升开始
在时钟输入的边缘。这个特性消除了复杂的片
写脉冲的产生
并且提供了用于进来的信号的增加的定时的灵活性。
对于读周期，流水线SRAM的输出数据暂时
由边缘trigered输出寄存器存储，然后被释放到
输出bufferes在时钟的下一个上升沿。
该K7N403601M和K7N401801M与实现
三星的高性能CMOS技术，是可用
能够在100PIN TQFP封装。多个电源和地引脚
尽量减少地面反弹。
快速访问TIMES
参数
周期
时钟存取时间
输出启用访问时间
符号-15 -13 -10单位
t
CYC
t
CD
t
OE
6.7 7.5
10
ns
ns
ns
3.8 4.2 5.0
3.8 4.2 5.0
逻辑框图
LBO
A [ 0:16 ]或
A [0:17]
地址
注册
A
2
~A
16
OR A
2
~A
17
A
0
~A
1
BURST
地址
计数器
A′
0
~A′
1
128Kx36 ， 256Kx18
内存
ARRAY
CLK
CKE
K
写
地址
注册
写
地址
注册
控制
逻辑
K
数据在
注册
数据在
注册
K
CS
1
CS
2
CS
2
ADV
WE
BW
x
（ X = A ，B，C ， d或一，二）
OE
ZZ
DQA
0
DQD
7
或DQA
0
DQB
8
DQPa DQPd
36或18
控制
注册
控制
逻辑
K
产量
注册
卜FF器
NtRAM
TM
并没有周转随机存取存储器是三星的商标。
其体系结构和功能由NEC和东芝的支持。
-2-
1999年5月
修订版3.0
K7N403601M
K7N401801M
引脚配置
（ TOP VIEW ）
BWD
BWB
128Kx36 & 256Kx18流水线NtRAM
TM
BWA
BWC
CKE
ADV
北卡罗来纳州
北卡罗来纳州
83
CLK
CS
1
CS
2
CS
2
V
DD
V
SS
WE
OE
A
6
A
7
A
8
82
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
81
A
9
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
V
DD
A
5
A
4
A
3
A
2
A
1
A
0
A
10
A
11
A
12
A
13
A
14
A
15
引脚名称
符号
A
0
- A
16
引脚名称
地址输入
TQFP PIN NO 。
32,33,34,35,36,37
44,45,46,47,48,49
50,81,82,99,100
85
88
89
87
98
97
92
93,94,95,96
86
64
31
符号
V
DD
V
SS
北卡罗来纳州
DQA
0
~a
7
DQB
0
~b
7
DQC
0
~c
7
DQD
0
~d
7
DQPa P
d
V
DDQ
V
SSQ
引脚名称
电源（ + 3.3V ）
地
无连接
数据输入/输出
TQFP PIN NO 。
14,15,16,41,65,66,91
17,40,67,90
38,39,42,43,83,84
52,53,56,57,58,59,62,63
68,69,72,73,74,75,78,79
2,3,6,7,8,9,12,13
18,19,22,23,24,25,28,29
51,80,1,30
4,11,20,27,54,61,70,77
5,10,21,26,55,60,71,76
ADV
WE
CLK
CKE
CS
1
CS
2
CS
2
BWX （ X = A，B ， C，D ）
OE
ZZ
LBO
地址前进/负载
读/写控制输入
时钟
时钟使能
芯片选择
芯片选择
芯片选择
字节写输入
OUTPUT ENABLE
功耗的睡眠模式
突发模式控制
LBO
V
SS
输出电源
（ 2.5V或3.3V ）
输出地
注意事项：
1.引脚83为地址位为8Mb的NtRAM被保留。
2. A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
-3-
A
16
50
DQPc
DQC
0
DQC
1
V
DDQ
V
SSQ
DQC
2
DQC
3
DQC
4
DQC
5
V
SSQ
V
DDQ
DQC
6
DQC
7
V
DD
V
DD
V
DD
V
SS
DQD
0
DQD
1
V
DDQ
V
SSQ
DQD
2
DQD
3
DQD
4
DQD
5
V
SSQ
V
DDQ
DQD
6
DQD
7
DQPd
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100引脚TQFP
（ 20毫米X 14毫米）
K7N403601M(128Kx36)
DQPb
DQB
7
DQB
6
V
DDQ
V
SSQ
DQB
5
DQB
4
DQB
3
DQB
2
V
SSQ
V
DDQ
DQB
1
DQB
0
V
SS
V
DD
V
DD
ZZ
DQA
7
DQA
6
V
DDQ
V
SSQ
DQA
5
DQA
4
DQA
3
DQA
2
V
SSQ
V
DDQ
DQA
1
DQA
0
DQPa
1999年5月
修订版3.0
K7N403601M
K7N401801M
引脚配置
（ TOP VIEW ）
BWB
128Kx36 & 256Kx18流水线NtRAM
TM
BWA
CKE
ADV
CS
2
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
83
CLK
CS
1
CS
2
V
DD
V
SS
WE
OE
A
6
A
7
A
8
82
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
81
A
9
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
V
DD
A
5
A
4
A
3
A
2
A
1
A
0
A
11
A
12
A
13
A
14
A
15
A
16
引脚名称
符号
A
0
- A
17
引脚名称
地址输入
TQFP PIN NO 。
32,33,34,35,36,37,
44,45,46,47,48,49
50,80,81,82,99,100
85
88
89
87
98
97
92
93,94
86
64
31
符号
V
DD
V
SS
北卡罗来纳州
引脚名称
电源（ + 3.3V ）
地
无连接
TQFP PIN NO 。
14,15,16,41,65,66,91
17,40,67,90
1,2,3,6,7,25,28,29,30,
38,39,42,43,51,52,53,
56,57,75,78,79,83,84
95,96
58,59,62,63,68,69,72,73,74
8,9,12,13,18,19,22,23,24
ADV
WE
CLK
CKE
CS
1
CS
2
CS
2
BWX （ X = A ，二）
OE
ZZ
LBO
地址前进/负载
读/写控制输入
时钟
时钟使能
芯片选择
芯片选择
芯片选择
字节写输入
OUTPUT ENABLE
功耗的睡眠模式
突发模式控制
LBO
V
SS
DQA
0
~a
8
DQB
0
~b
8
数据输入/输出
V
DDQ
V
SSQ
输出电源
（ 2.5V或3.3V ）
输出地
A
17
50
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
V
DDQ
V
SSQ
北卡罗来纳州
北卡罗来纳州
DQB
8
DQB
7
V
SSQ
V
DDQ
DQB
6
DQB
5
V
DD
V
DD
V
DD
V
SS
DQB
4
DQB
3
V
DDQ
V
SSQ
DQB
2
DQB
1
DQB
0
北卡罗来纳州
V
SSQ
V
DDQ
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100引脚TQFP
（ 20毫米X 14毫米）
K7N401801M(256Kx18)
A
10
北卡罗来纳州
北卡罗来纳州
V
DDQ
V
SSQ
北卡罗来纳州
DQA
0
DQA
1
DQA
2
V
SSQ
V
DDQ
DQA
3
DQA
4
V
SS
V
DD
V
DD
ZZ
DQA
5
DQA
6
V
DDQ
V
SSQ
DQA
7
DQA
8
北卡罗来纳州
北卡罗来纳州
V
SSQ
V
DDQ
北卡罗来纳州
北卡罗来纳州
北卡罗来纳州
4,11,20,27,54,61,70,77
5,10,21,26,55,60,71,76
注意事项：
1.引脚83为地址位为8Mb的NtRAM被保留。
2. A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
-4-
1999年5月
修订版3.0
K7N403601M
K7N401801M
功能说明
128Kx36 & 256Kx18流水线NtRAM
TM
该K7N403601M和K7N401801M是NtRAM
TM
旨在通过消除周转周期时，保持100 ％的总线带宽
有一个从阅读过渡到写，反之亦然。
所有输入（除OE ， LBO和ZZ的）同步时钟的上升沿。
所有的读，写和取消的周期是由ADV输入启动。随后的脉冲串地址可以通过在内部产生
提前爆销（ ADV ） 。 ADV应该被驱动到低，一旦设备已经取消选择以加载用于下一个新的地址
操作。
时钟使能（CKE ）引脚使芯片的操作来使用，只要必要暂停。当CKE为高电平时，所有同步
输入被忽略，内部设备寄存器将保持其先前的值。
NtRAM
TM
外部锁存地址和启动周期，当CKE ， ADV被驱动到低三个芯片使（ CS
1
， CS
2
， CS
2
)
是活动的。
输出使能（ OE）的可用于禁止输出在任何给定的时间。
当在时钟的上升沿时，地址出现在地址输入被锁定在启动读操作
地址寄存器， CKE被拉低，所有三个芯片使（ CS
1
， CS
2
， CS
2
）是活动的，写使能输入信号WE驱动
高，和ADV从动low.The内部阵列读出的第一个上升沿和时钟的第二个上升沿和数据之间
被锁存在输出寄存器。在第二个时钟沿数据被赶出的SRAM。另外，在读操作 - 必须
驱动为低电平为设备驱动所请求的数据。
当WE是在时钟的上升沿驱动为低电平时写操作。 BW并[d ：一]可用于字节写入操作。该用户喉─
内衬NtRAM
TM
使用一晚后写入循环利用的带宽的100％。
在时钟的第一个上升沿， WE和地址被登记，并且与该地址相关联的数据是必需的2周期
后来。
由ADV高产生用于猝发访问后继地址如下所示。突发seguence的出发点是
由外部提供的地址。猝发地址计数器绕回至其初始状态完成时。
色同步信号序列是由LBO引脚的状态决定。当该引脚为低电平时，线性突发序列被选择。
而当该引脚为高电平时，交错突发序列被选择。
在正常操作期间，ZZ必须被驱动为低电平。当ZZ被驱动为高电平时，将SRAM 2个周期后进入功耗的睡眠模式。在
此时， SRAM的内部状态被保存。当ZZ返回到低，一般的SRAM 2个周期后醒来的操作
时间。
突发序列表
LBO引脚
高
科幻RST地址
案例1
A
1
0
0
1
1
A
0
0
1
0
1
A
1
0
0
1
1
案例2
A
0
1
0
1
0
A
1
1
1
0
0
案例3
（交错突发， LBO =高）
案例4
A
0
0
1
0
1
A
1
1
1
0
0
A
0
1
0
1
0
第四地址
BQ表
LBO引脚
低
科幻RST地址
案例1
A
1
0
0
1
1
A
0
0
1
0
1
A
1
0
1
1
0
案例2
A
0
1
0
1
0
A
1
1
1
0
0
案例3
（线性脉冲串， LBO =低）
案例4
A
0
0
1
0
1
A
1
1
0
0
1
A
0
1
0
1
0
第四地址
注意：
1. LBO引脚必须连接到高或低，和漂浮状态决不允许
.
-5-
1999年5月
修订版3.0
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