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K4X51163PC L - （F ）电子/ G

32M x16的手机， DDR SDRAM

特点

移动DDR SDRAM

1.8V电源电压，1.8V的I / O电源

双数据速率体系结构;每个时钟周期2的数据传输

双向数据选通（ DQS ）

四家银行的操作

1 / CS

1 CKE

差分时钟输入（ CK和CK ）

MRS周期与解决关键程序

- CAS延迟（ 2,3）

突发长度（2 ，4，8 ，16）

- 突发类型（顺序&交错）

- 局部自刷新类型（完全， 1/2，1/4阵列）

- 输出驱动强度控制（全， 1/2，1/4 ， 1/8）

内部温度补偿自刷新

深度掉电模式

除了数据& DM所有输入进行采样，系统时钟（ CK ）的正向优势。

数据选通信号， DM为屏蔽的两端数据的I / O事务。

边沿对齐的数据输出，中心对齐的数据输入。

无DLL ; CK到DQS不同步。

LDM ， UDM只写屏蔽。

自动刷新占空比

7.8us为-25 85

°C

工作频率

DDR266

速度@ CL2

速度@ CL3

注意：

1. CAS延迟

DDR222

66Mhz

111Mhz

83Mhz

133Mhz

地址配置

组织

32M X16

- DM被内部匹配DQ和DQS相同。

银行

BA0,BA1

ROW

A0 - A12

COLUMN

A0 - A9

订购信息

产品型号

K4X51163PC-L(F)E/GC3

K4X51163PC-L(F)E/GCA

最大频率。

133MHz(CL=3),83MHz(CL=2)

111MHz(CL=3),66MHz(CL=2)

接口

LVCMOS

包

60FBGA

铅（无铅）

- L（ F） E： 60FBGA铅（无铅），正常功耗，宽温（ -25

°C

~ 85

°C)

- L（ F） G： 60FBGA铅（无铅），低功耗，宽温（ -25

°C

~ 85

°C)

- C3 / CA： 133MHz的（CL = 3） / 111MHz （CL = 3）

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愿景可以申请。

2006年2月

K4X51163PC L - （F ）电子/ G

功能框图

移动DDR SDRAM

LWE

I / O控制

CK ， CK

数据输入寄存器

串行到并行

LDM

BANK SELECT

4Mx32

输出缓冲器

2位预取

SENSE AMP

刷新计数器

行缓冲区

行解码器

4Mx32

X16

DQI

地址寄存器

CK ， CK

添加

列解码器

LCBR

LRAS

上校缓冲区

延迟&突发长度

频闪

将军

数据选通

编程注册

LCKE

LRAS LCBR

LWE

LCAS

LWCBR

LDM

注册时间

DM输入寄存器

CK ， CK

CKE

RAS

CAS

2006年2月

K4X51163PC L - （F ）电子/ G

包装尺寸和引脚配置

<底视图

＆ GT ;

球NAME

移动DDR SDRAM

<顶视图

＆ GT ;

60Ball （ 6X9 ） FBGA

DDQ

SSQ

DDQ

SSQ

CKE

DQ15

DQ13

DQ11

DQ9

UDQS

UDM

A11

SSQ

DQ14

DQ12

DQ10

DQ8

北卡罗来纳州

A12

DDQ

DQ1

DQ3

DQ5

DQ7

北卡罗来纳州

A10/AP

DQ0

DQ2

DQ4

DQ6

LDQS

LDM

CAS

BA0

SSQ

DDQ

SSQ

DDQ

RAS

BA1

球功能

系统差分时钟

芯片选择

时钟使能

地址

银行选择地址

行地址选通

列地址选通

写使能

数据输入掩码

数据选通

数据输入/输出

电源/接地

数据输出电源/接地

* 2 ：顶视图

CK ， CK

CKE

A0 ~ A12

BA0 BA1

RAS

CAS

L（ U） DM

L（ U） DQS

* 1 ：底视图

<顶视图

＆ GT ;

＃ A1球原产地指标

DQ0 15

DDQ

SSQ

K4X51163PC-XXXX

[单位：mm ]

符号

民

0.25

11.4

9.9

0.45

典型值

11.5

6.4

10.0

7.2

0.80

0.50

最大

1.0

11.6

10.1

0.55

0.10

三星

凌晨

2006年2月

K4X51163PC L - （F ）电子/ G

输入/输出功能说明

符号

CK ， CK

TYPE

输入

描述

移动DDR SDRAM

时钟： CK和CK是差分时钟输入。所有地址和控制输入信号进行采样的

渡CK和CK的下降沿的上升沿的。内部时钟信号从来自

CK / CK 。

时钟使能： CKE高激活，并且CKE低停用内部时钟信号和输入设备

缓冲器和输出驱动器。以CKE LOW提供预充电断电和自

刷新操作（所有银行闲置），或Active掉电（行活动在任何一家银行）。 CKE是

同步的所有功能，除了禁止输出，这是异步实现。输入

缓冲区，不包括CK ， CK和CKE ，是在断电和自刷新模式，该模式将被禁用

做作的低待机功耗。

芯片选择： CS使（注册LOW ）和禁用（注册HIGH ）命令解码器。

当CS为高电平注册的所有命令被屏蔽。 CS为外部银行的选择

系统与多家银行。 CS被认为是命令代码的一部分。

命令输入： RAS ， CAS和WE （连同CS ）定义命令被输入。

输入数据掩码： DM是输入掩码信号写入数据。当DM采样输入数据被屏蔽

HIGH一起在写访问的输入数据。 DM进行采样DQS的两边。 DM

引脚包括虚拟负载在内部，以匹配DQ和DQS装载。对于X16 ， LDM

对应于DQ0 - DQ7数据; UDM correspons对DQ8 - DQ15数据。

银行ADDRES输入： BA0和BA1确定哪个银行的积极，读，写或预充电

命令被应用。

地址输入：提供行地址为ACTIVE命令，列地址和AUTO

预充电位为读/写命令，以选择一个位置在所述存储器阵列的

各银行。 A10预充电命令周期内采样

确定是否预充电适用于一家银行（ A10 LOW）或所有银行（ A10 HIGH ）。但愿

一家银行将被预充电，该行被选中BA0 ， BA1 。地址输入还提供了

一个模式寄存器设置命令在操作码。 BA0和BA1确定哪个模式寄存器

（模式寄存器或扩展模式寄存器）的模式寄存器设置命令时被加载。

数据输入/输出：数据总线

数据选通：输出与读出的数据，输入与写入数据。边沿对齐的读数据，集中在写

数据。它被用于获取写入数据。对于x16的， LDQS对应于DQ0 - DQ7数据; UDQS

对应于DQ8 - DQ15数据。

无连接：无内部电气连接是否存在。

DQ电源： 1.7V至1.95V 。

DQ地面。

电源： 1.7V至1.95V 。

地面上。

CKE

输入

RAS ， CAS ， WE

LDM ， UDM

输入

BA0 ， BA1

A [ N： 0 ]

输入

LDQS ， UDQS

I / O

VDDQ

VSSQ

VDD

VSS

供应

2006年2月

K4X51163PC L - （F ）电子/ G

功能说明

移动DDR SDRAM

动力

应用的

动力

CKEH

深

动力

下

预充电

所有银行

深

动力

下

偏

自

刷新自

刷新

REFS

REFSX

太太

EMRS

太太

空闲

所有银行

预充电

REFA

AUTO

刷新

休克尔

CKEH

法案

动力

下

动力

下

CKEH

ROW

活跃

突发停止

读

WRITEA

READA

读

休克尔

写

WRITEA

写

WRITEA

READA

PRE

READA

WRITEA

READA

PRE

预充电

Preall

自动顺序

命令序列

图一状态图

2006年2月