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SDRAM 256Mb的电子芯片（ X4，X8 ， X16 ）
CMOS SDRAM
256Mb的电子芯片SDRAM规格
54 TSOP - II与无铅
（符合RoHS ）
修订版1.3
2004年8月
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版1.3 2004年8月
SDRAM 256Mb的电子芯片（ X4，X8 ， X16 ）
修订历史
版本1.0 （ 2003年5月）。
- 第一代的Pb_free产品
版本1.1 （ 2003年8月）。
- 在页＃更正错字8,9
版本1.2 （五月2004）
- 补充说明5.造句TRDL参数
版本1.3 （八月2004）
- 修正错字。
CMOS SDRAM
修订版1.3 2004年8月
SDRAM 256Mb的电子芯片（ X4，X8 ， X16 ）
CMOS SDRAM
16M X 4Bit的×4银行/ 8M X 8位×4银行/ 4M X 16Bit的×4银行SDRAM
特点
JEDEC标准的3.3V电源
LVTTL与复用地址兼容
四家银行的操作
MRS循环地址重点项目
- 。 CAS延迟时间（ 2 & 3 ）
- 。突发长度（1， 2，4， 8 &全页）
- 。突发类型（顺序&交错）
所有输入进行采样，系统时钟的正边沿。
突发读取单个位的写操作
DQM （ X4，X8 ） & L（ U） DQM （ X16 ）的屏蔽
自动&自我刷新
64ms的刷新周期（ 8K循环）
54 TSOP （ II ）的Pb -Free包装
符合RoHS
概述
该K4S560432E / K4S560832E / K4S561632E是268435456位同步的高数据速率动态随机存储器组织成4个
16785216 / 4× 8392608 / 4× 4196304字由4位，制造与三星的高性能CMOS技术。同步的
理性设计允许在每个时钟周期中使用系统时钟的I / O事务处理可精确的周期控制。能操作的范围
阿婷频率，可编程脉冲串长度和可编程延迟允许在同一设备是用于各种高有用
带宽，高性能存储系统的应用程序。
订购信息
产品型号
K4S560432E-UC(L)75
K4S560832E-UC(L)75
K4S561632E-UC(L)60/75
Orgainization
64M ×4
32M ×8
16M ×16
最大频率。
133MHz
133MHz
133MHz
接口
LVTTL
LVTTL
LVTTL
包
54pin TSOP （II）的
54pin TSOP （II）的
54pin TSOP （II）的
组织
64Mx4
32Mx8
16Mx16
行地址
A0~A12
A0~A12
A0~A12
列地址
A0-A9, A11
A0-A9
A0-A8
行&列地址的配置
修订版1.3 2004年8月
SDRAM 256Mb的电子芯片（ X4，X8 ， X16 ）
包装物理尺寸
CMOS SDRAM
0~8°C
0.25
典型值
0.010
#54
#28
0.45~0.75
0.018~0.030
0.05
民
0.002
( 0.50 )
0.020
11.76±
0.20
0.463±
0.008
#1
22.62
最大
0.891
22.22
0.875
0.10
最大
0.004
(
0.71
)
0.028
±
0.10
±
0.004
#27
0.21
0.008
±
0.05
±
0.002
1.00
0.039
±
0.10
±
0.004
0.30
-0.05
0.012
+0.004
-0.002
+0.10
0.80
0.0315
54Pin TSOP （ II ）包装尺寸
10.16
0.400
0.125
+0.075
-0.035
0.005
+0.003
-0.001
1.20
最大
0.047
修订版1.3 2004年8月
SDRAM 256Mb的电子芯片（ X4，X8 ， X16 ）
功能框图
CMOS SDRAM
I / O控制
LWE
LDQM
数据输入寄存器
BANK SELECT
16M ×4 / 8M ×8 / 4M ×16
SENSE AMP
16M ×4 / 8M ×8 / 4M ×16
16M ×4 / 8M ×8 / 4M ×16
16M ×4 / 8M ×8 / 4M ×16
刷新计数器
输出缓冲器
行解码器
行缓冲区
DQI
地址寄存器
CLK
添加
列解码器
上校缓冲区
延迟&突发长度
LRAS
LCBR
LCKE
LRAS
LCBR
LWE
LCAS
注册时间
编程注册
LWCBR
LDQM
CLK
CKE
CS
RAS
CAS
WE
L（ U） DQM
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版1.3 2004年8月
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