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K4J55323QG

256M GDDR3 SDRAM

的256Mbit GDDR3 SDRAM

修订版1.1

2005年11月

通告

信息在本文档提供有关三星产品，

并随时更改，恕不另行通知。

本条中的任何文件应当解释为授予任何许可，

明示或暗示，被禁止的或其他方式，

任何知识产权权利三星的产品或技术。所有

信息在本文档提供

作为"AS IS"基础不承担任何声明或保证。

1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。

2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途

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国防应用，或任何政府采购到特殊条款或规定可能适用。

*三星电子保留随时更改产品或规格，恕不另行通知。

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修订版1.1 2005年11月

K4J55323QG

修订历史

调整

0.0

0.1

MONTH

二月

三月

YEAR

2005

目标规格

历史

256M GDDR3 SDRAM

- 对驱动器阻抗控制来改变EMRS表。

- 错字更正。

- 第18页上的IBIS增加时钟频率的变化序列和规格第19页 21

- 降低Cin的分。值第54页。

- 增加了笔记的RFM引脚4页。

- 对CK / CK和Vref第5页上修改的输入功能描述。

- 从规范中删除-BC10 / 11 。因此， CL12 15成为"reserved"在黄表。

- 修正笔记说明RMF第4页。

- 为第5页上镜的功能改进的输入功能描述。

- 修正笔记说明第55页上的写延迟。

- 澄清4,5页RMF说明，以避免在使用相同的电路板的两个困惑

512MB和256MB GDDR3 。

- 增加了笔记说明22,23页的边界扫描功能。

（ 1 RFM球在扫描奥德将被读为逻辑"0" ）

- 错字更正。

- 定型直流特性和IBIS规范

- 改变的-BC16 tRFC从33tCK到31tCK生效日期代码WW0543

0.2

三月

2005

0.3

四月

2005

0.4

五月

2005

1.0

1.1

六月

十一月

2005

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修订版1.1 2005年11月

K4J55323QG

256M GDDR3 SDRAM

2米x 32位×4银行图形双数据速率3同步DRAM

与单向数据选通

1.0功能

对于设备操作1.8V + 0.1V电源

对于I / O接口1.8V + 0.1V电源

片上端接（ ODT ）

输出驱动强度调整由EMRS

校准输出驱动器

1.8V伪开漏兼容输入/输出

4个内部银行的并发操作

差分时钟输入（ CK和CK ）

命令中输入的每个正CK边缘

CAS等待时间：4， 5 ，6，7 ，8，9 ，10，11 （时钟）

附加延迟（AL）： 0和1（时钟）

可编程突发长度： 4和8

可编程的写入延迟：1， 2，3， 4，5， 6和7（时钟）

每字节单端读选通（ RDQS ）

每字节单端写选通（ WDQS ）

RDQS边沿对齐的数据进行读写

WDQS中心对齐与写入数据

数据屏蔽（ DM ），用于屏蔽写入数据

自动&自刷新模式

自动预充电选项

32毫秒，自动刷新（ 4K周期）

136球FBGA

最大时钟频率高达800MHz

最大数据速率可达1.6Gbps /针

DLL的输出

与SEN引脚的边界扫描功能

与MF引脚镜像功能

2.0订购信息

产品型号

K4J55323QG-BC12

K4J55323QG-BC14

K4J55323QG-BC16

K4J55323QG-BC20

最大频率。

800MHz

700MHz

600MHz

500MHz

最大数据速率

1.6Gbps/pin

1.4Gbps/pin

1.2Gbps/pin

1.0Gbps/pin

伪

打开Drain_18

136球FBGA

接口

包

K4J55323QC -AC **是引线封装部件号

3.0概述

FOR 2米x 32位×4行GDDR3 SDRAM

该K4J55323QG是268435456位超同步数据速率动态随机存储器组织成4× 2,097,152字32位， FAB-

ricated与三星

’s

高性能CMOS技术。有数据选通同步功能，让极高perfor-

曼斯高达6.4GB / S /芯片。 I / O事务处理可在时钟周期的两端。工作频率范围内，

可编程延迟允许该设备可用于各种高性能存储系统的应用是有用的。

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修订版1.1 2005年11月

K4J55323QG

4.0引脚配置

普通包装（顶视图）

VDDQ

VSSQ

VDDQ

VSSQ

VDDQ

VDD

VSS

VREF

VSSA

VDDA

VSS

VDD

VDDQ

VSSQ

VDDQ

VSSQ

VDDQ

VDD

DQ0

DQ2

WDQS0

DQ4

DQ6

VSSQ

RFU1

A10

VSSQ

DQ24

DQ26

WDQS3

DQ28

DQ30

VDD

VSS

DQ1

DQ3

RDQS0

DM0

DQ5

DQ7

RAS

RFU2

DQ25

DQ27

DM3

RDQS3

DQ29

DQ31

VSS

VSSQ

VDDQ

VSSQ

VDDQ

CAS

BA0

CKE

VDDQ

A11

VDDQ

VSSQ

VDDQ

VSSQ

SEN

VSSQ

VDDQ

VSSQ

VDDQ

BA1

VDDQ

VSSQ

VDDQ

VSSQ

RESET

256M GDDR3 SDRAM

VSS

DQ9

DQ11

RDQS1

DM1

DQ13

DQ15

RFM

DQ17

DQ19

DM2

RDQS2

DQ21

DQ23

VSS

VDD

DQ8

DQ10

WDQS1

DQ12

DQ14

VSSQ

A8/AP

VSSQ

DQ16

DQ18

WDQS2

DQ20

DQ22

VDD

VDDQ

VSSQ

VDDQ

VSSQ

VDDQ

VDD

VSS

VREF

VSSA

VDDA

VSS

VDD

VDDQ

VSSQ

VDDQ

VSSQ

VDDQ

注意：

1. RFU1被保留供将来使用

2. RFU2被保留供将来使用

3. RFM ：当MF球被连接到低电平， RFM （ H10）接收器被禁止，它建议被驱动到一个静态低状态，但是，

无论是静态的高或该引脚浮空状态，不会造成对DRAM的任何问题。当MF滚珠连接到高电平， RAS （ H3 ）

成为RFM由于镜像功能，接收器将被禁用。它建议被驱动到一个静态低状态，但是，无论是

静态高或在此引脚悬空状态，不会造成对DRAM的任何问题

请参阅镜像功能信号映射表第6页。

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K4J55323QG

5.0输入/输出功能描述

符号

CK ， CK

TYPE

输入

功能

256M GDDR3 SDRAM

时钟：

CK和CK是差分时钟输入。 CMD ，地址输入采样积极的交叉

CK和CK的下降沿的边沿。输出（读取）数据为参考CK和CK的口岸（包括

道口方向）。 CK，CK应保持稳定，除了自刷新模式

时钟使能：

CKE高激活，并且CKE低停用，内部时钟信号和设备的输入缓冲器

和输出驱动器。以CKE低提供预充电掉电和自刷新操作（所有银行

空闲），或Active掉电（行活动在任何银行）。 CKE是同步进行断电进入和退出，

自刷新条目。 CKE是异步的自刷新退出。 CKE必须保持高通量读

和写入访问。输入缓冲器，但不包括CK ， CK和CKE是在断电期间禁用。输入缓冲器，

除CKE ，是在自刷新无效。

片选：

当CS为高电平注册的所有命令被屏蔽。 CS为外部银行的选择

在与多家银行系统。 CS被认为是命令代码的一部分。

输入命令：

RAS ， CAS和WE （连同CS ）被定义输入的命令。

输入数据掩码：

DM为输入掩码信号为写入数据。当DM采样高输入数据被屏蔽

暗合了在写访问的输入数据。糖尿病被采样时钟的两个边沿。虽然DM

引脚的输入而已， DM加载DQ和WDQS装载匹配。

银行地址输入：

BA0和BA1确定哪个银行的积极，读，写或预充电命令

被应用。

地址输入：

所提供的行地址为有效的命令和列地址并自动预

充电位为读/写命令，以选择一个位置在各行的存储器阵列的。 A8

一个预充电命令期间进行采样，以确定是否预充电适用于一个存储体（A8低）

或所有银行（ A8高）。如果只有一家银行被预充电，该行被选中BA0 ， BA1 ， BA2 。该

地址输入时也模式寄存器设置命令提供的操作码。

行地址： RA0 RA11 ，列地址： CA0 CA7 ， CA9 。列地址CA8用于自动

预充电。

数据输入/输出：

双向数据总线。

读数据选通：

输出读取数据。 RDQS是边沿对齐的读数据。

写数据选通：

输入与写入数据。 WDQS是居中对齐的INOUT数据。

无连接：

无内部电气连接是否存在。

CKE

输入

RAS ， CAS ，

DM0

~DM3

BA0,BA1

输入

A0 ~ A11

输入

DQ0

DQ31

RDQS0

RDQS3

WDQS0

WDQS3

NC / RFU

DDQ

SSQ

DDA

SSA

REF

水库

SEN

RFM

输入/

产量

输入

供应

输入

DQ电源

DQ地面

电源

地

DLL电源

DLL地面

参考电压：

0.7 * VDDQ ，

2引脚：

（ H12 ）进行数据输入，（ H1）对于CMD和地址

反射功能，用于DRAM的的翻盖式安装。 VDDQ CMOS输入。

复位引脚： RESET引脚为VDDQ CMOS输入

扫描使能：

必须配合到地面的情况下不被使用。 VDDQ CMOS输入。

保留的镜像功能

当MF球被接低电平， RFM （ H10 ）建议将驱动为逻辑低电平状态。

当MF球被拉高， RAS （ H3 ）切换到RFM和建议被驱动为逻辑低电平状态

参考电阻连接端子片上终端。

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