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DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
DDR SDRAM
512MB C-死DDR SDRAM规格
66 TSOP - II与无铅
（符合RoHS ）
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
本条中的任何文件应当解释为授予任何许可，
明示或暗示，被禁止的或其他方式，
任何知识产权权利三星的产品或技术。所有
信息在本文档提供
作为"AS IS"基础不承担任何声明或保证。
1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。
2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途
应用产品故障可能导致人身或人身伤害，或任何军事或损失
国防应用，或任何政府采购到特殊条款或规定可能适用。
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
目录
DDR SDRAM
1.0主要特点.............................................................................................................................. 4
2.0订购信息................................................................................................................ 4
3.0工作Frequencies............................................................................................................... 4
4.0引脚说明..........................................................................................................................五
5.0包装物理尺寸.............................................. .................................................. 6 ...
6.0框图（ 64Mbit的X4 / X8 32兆的I / O X4银行） ................................... ............................ 7
7.0输入/输出功能说明............................................ ............................................... 8
8.0命令真值表............................................................................................................... 9
9.0一般Description...................................................................................................................10
10.0绝对最大额定值.....................................................................................................10
11.0直流工作条件........................................................................................................10
12.0 DDR SDRAM规格产品&测试条件.......................................... ............................... 11
13.0输入/输出电容......................................................................................................11
14.0详细的测试条件为DDR SDRAM IDD1 & IDD7A ........................................ .............. 12
15.0 DDR SDRAM IDD规格表............................................ .................................................. .... 13
16.0 AC工作条件.......................................................................................................14
17.0 AC过冲/下冲规范地址和控制引脚........................... 14
18.0过冲/下冲规范数据，频闪和口罩销............................... 15
19.0 AC Timming参数&规格............................................ ............................... 16
20.0系统特性的DDR SDRAM ............................................ ................................. 17
21.0组件的注意事项................................................................................................................... 18
22.0系统注意事项..........................................................................................................................20
23.0 IBIS ： I / V特性的输入和输出缓冲器...................................... .................. 21
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
修订历史
调整
0.0
0.1
0.2
1.0
1.1
MONTH
四月
八月
十月
一月
六月
YEAR
2004
2004
2004
2005
2005
- 第一个版本的内部审查
- 初步规范发布
- 改变目前的IDD
- 松开1.0版规范
- 更改的主格式。
历史
DDR SDRAM
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
1.0主要特点
VDD ： 2.5V ± 0.2V ， VDDQ ： 2.5V ± 0.2V为DDR266 ， 333
VDD ： 2.6V ± 0.1V ， VDDQ ： 2.6V ± 0.1V的DDR400
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通[ DQS ] （ X4，X8 ）， & [L （ U） DQS ] （ X16 ）
四家银行的操作
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
MRS循环地址重点项目
- 。读取延迟： DDR266 （ 2 ， 2.5个时钟） ， DDR333 （ 2.5时钟） ， DDR400 （ 3时钟）
- 。突发长度（ 2，4， 8）
- 。突发类型（顺序&交错）
除数据& DM所有输入进行采样，系统时钟的正边沿（CK）
数据I /数据选通信号的两边O事务
边沿对齐的数据输出，居中对齐数据输入
LDM ， UDM为只写屏蔽（ X16 ）
DM为只写屏蔽（ X4，X8 ）
自动&自我刷新
7.8us刷新间隔（ 8K / 64ms的刷新）
最大连拍数量刷新周期： 8
66pin TSOP II
无铅
包
符合RoHS
DDR SDRAM
2.0订购信息
产品型号
K4H510438C-UC/LB3
K4H510438C-UC/LA2
K4H510438C-UC/LB0
K4H510838C-UC/LCC
K4H510838C-UC/LB3
K4H510838C-UC/LA2
K4H510838C-UC/LB0
K4H511638C-UC/LCC
K4H511638C-UC/LB3
K4H511638C-UC/LA2
K4H511638C-UC/LB0
32M ×16
64M ×8
128M ×4
组织。
最大频率。
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
CC(DDR400@CL=3)
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
CC(DDR400@CL=3)
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
SSTL2
66pin TSOP II
SSTL2
66pin TSOP II
SSTL2
66pin TSOP II
接口
包
3.0工作频率
CC(DDR400@CL=3)
速度@ CL2
速度@ CL2.5
速度@ CL3
CL- tRCD的-TRP
-
166MHz
200MHz
3-3-3
B3(DDR333@CL=2.5)
133MHz
166MHz
-
2.5-3-3
A2(DDR266@CL=2.0)
133MHz
133MHz
-
2-3-3
B0(DDR266@CL=2.5)
100MHz
133MHz
-
2.5-3-3
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
4.0引脚说明
DDR SDRAM
32MB ×16
64MB ×8
128MB ×4
V
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DDQ
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66Pin TSOPII
（ 400mil X 875mil ）
（ 0.65毫米引脚间距）
银行地址
BA0~BA1
自动预充电
A10
57
56
55
54
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512MB TSOP -II封装引脚
组织
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64Mx8
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行地址
A0~A12
A0~A12
A0~A12
列地址
A0-A9, A11, A12
A0-A9, A11
A0-A9
DM在内部装载匹配DQ和DQS相同。
行&列地址的配置
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
DDR SDRAM
512MB C-死DDR SDRAM规格
66 TSOP - II与无铅
（符合RoHS ）
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
本条中的任何文件应当解释为授予任何许可，
明示或暗示，被禁止的或其他方式，
任何知识产权权利三星的产品或技术。所有
信息在本文档提供
作为"AS IS"基础不承担任何声明或保证。
1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。
2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途
应用产品故障可能导致人身或人身伤害，或任何军事或损失
国防应用，或任何政府采购到特殊条款或规定可能适用。
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
目录
DDR SDRAM
1.0主要特点.............................................................................................................................. 4
2.0订购信息................................................................................................................ 4
3.0工作Frequencies............................................................................................................... 4
4.0引脚说明..........................................................................................................................五
5.0包装物理尺寸.............................................. .................................................. 6 ...
6.0框图（ 64Mbit的X4 / X8 32兆的I / O X4银行） ................................... ............................ 7
7.0输入/输出功能说明............................................ ............................................... 8
8.0命令真值表............................................................................................................... 9
9.0一般Description...................................................................................................................10
10.0绝对最大额定值.....................................................................................................10
11.0直流工作条件........................................................................................................10
12.0 DDR SDRAM规格产品&测试条件.......................................... ............................... 11
13.0输入/输出电容......................................................................................................11
14.0详细的测试条件为DDR SDRAM IDD1 & IDD7A ........................................ .............. 12
15.0 DDR SDRAM IDD规格表............................................ .................................................. .... 13
16.0 AC工作条件.......................................................................................................14
17.0 AC过冲/下冲规范地址和控制引脚........................... 14
18.0过冲/下冲规范数据，频闪和口罩销............................... 15
19.0 AC Timming参数&规格............................................ ............................... 16
20.0系统特性的DDR SDRAM ............................................ ................................. 17
21.0组件的注意事项................................................................................................................... 18
22.0系统注意事项..........................................................................................................................20
23.0 IBIS ： I / V特性的输入和输出缓冲器...................................... .................. 21
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
修订历史
调整
0.0
0.1
0.2
1.0
1.1
MONTH
四月
八月
十月
一月
六月
YEAR
2004
2004
2004
2005
2005
- 第一个版本的内部审查
- 初步规范发布
- 改变目前的IDD
- 松开1.0版规范
- 更改的主格式。
历史
DDR SDRAM
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
1.0主要特点
VDD ： 2.5V ± 0.2V ， VDDQ ： 2.5V ± 0.2V为DDR266 ， 333
VDD ： 2.6V ± 0.1V ， VDDQ ： 2.6V ± 0.1V的DDR400
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通[ DQS ] （ X4，X8 ）， & [L （ U） DQS ] （ X16 ）
四家银行的操作
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
MRS循环地址重点项目
- 。读取延迟： DDR266 （ 2 ， 2.5个时钟） ， DDR333 （ 2.5时钟） ， DDR400 （ 3时钟）
- 。突发长度（ 2，4， 8）
- 。突发类型（顺序&交错）
除数据& DM所有输入进行采样，系统时钟的正边沿（CK）
数据I /数据选通信号的两边O事务
边沿对齐的数据输出，居中对齐数据输入
LDM ， UDM为只写屏蔽（ X16 ）
DM为只写屏蔽（ X4，X8 ）
自动&自我刷新
7.8us刷新间隔（ 8K / 64ms的刷新）
最大连拍数量刷新周期： 8
66pin TSOP II
无铅
包
符合RoHS
DDR SDRAM
2.0订购信息
产品型号
K4H510438C-UC/LB3
K4H510438C-UC/LA2
K4H510438C-UC/LB0
K4H510838C-UC/LCC
K4H510838C-UC/LB3
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K4H511638C-UC/LCC
K4H511638C-UC/LB3
K4H511638C-UC/LA2
K4H511638C-UC/LB0
32M ×16
64M ×8
128M ×4
组织。
最大频率。
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
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B3(DDR333@CL=2.5)
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B3(DDR333@CL=2.5)
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B0(DDR266@CL=2.5)
SSTL2
66pin TSOP II
SSTL2
66pin TSOP II
SSTL2
66pin TSOP II
接口
包
3.0工作频率
CC(DDR400@CL=3)
速度@ CL2
速度@ CL2.5
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-
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200MHz
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B3(DDR333@CL=2.5)
133MHz
166MHz
-
2.5-3-3
A2(DDR266@CL=2.0)
133MHz
133MHz
-
2-3-3
B0(DDR266@CL=2.5)
100MHz
133MHz
-
2.5-3-3
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
4.0引脚说明
DDR SDRAM
32MB ×16
64MB ×8
128MB ×4
V
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66Pin TSOPII
（ 400mil X 875mil ）
（ 0.65毫米引脚间距）
银行地址
BA0~BA1
自动预充电
A10
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34
512MB TSOP -II封装引脚
组织
128Mx4
64Mx8
32Mx16
行地址
A0~A12
A0~A12
A0~A12
列地址
A0-A9, A11, A12
A0-A9, A11
A0-A9
DM在内部装载匹配DQ和DQS相同。
行&列地址的配置
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
DDR SDRAM
512MB C-死DDR SDRAM规格
66 TSOP - II与无铅
（符合RoHS ）
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
本条中的任何文件应当解释为授予任何许可，
明示或暗示，被禁止的或其他方式，
任何知识产权权利三星的产品或技术。所有
信息在本文档提供
作为"AS IS"基础不承担任何声明或保证。
1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。
2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途
应用产品故障可能导致人身或人身伤害，或任何军事或损失
国防应用，或任何政府采购到特殊条款或规定可能适用。
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
目录
DDR SDRAM
1.0主要特点.............................................................................................................................. 4
2.0订购信息................................................................................................................ 4
3.0工作Frequencies............................................................................................................... 4
4.0引脚说明..........................................................................................................................五
5.0包装物理尺寸.............................................. .................................................. 6 ...
6.0框图（ 64Mbit的X4 / X8 32兆的I / O X4银行） ................................... ............................ 7
7.0输入/输出功能说明............................................ ............................................... 8
8.0命令真值表............................................................................................................... 9
9.0一般Description...................................................................................................................10
10.0绝对最大额定值.....................................................................................................10
11.0直流工作条件........................................................................................................10
12.0 DDR SDRAM规格产品&测试条件.......................................... ............................... 11
13.0输入/输出电容......................................................................................................11
14.0详细的测试条件为DDR SDRAM IDD1 & IDD7A ........................................ .............. 12
15.0 DDR SDRAM IDD规格表............................................ .................................................. .... 13
16.0 AC工作条件.......................................................................................................14
17.0 AC过冲/下冲规范地址和控制引脚........................... 14
18.0过冲/下冲规范数据，频闪和口罩销............................... 15
19.0 AC Timming参数&规格............................................ ............................... 16
20.0系统特性的DDR SDRAM ............................................ ................................. 17
21.0组件的注意事项................................................................................................................... 18
22.0系统注意事项..........................................................................................................................20
23.0 IBIS ： I / V特性的输入和输出缓冲器...................................... .................. 21
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
修订历史
调整
0.0
0.1
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1.1
MONTH
四月
八月
十月
一月
六月
YEAR
2004
2004
2004
2005
2005
- 第一个版本的内部审查
- 初步规范发布
- 改变目前的IDD
- 松开1.0版规范
- 更改的主格式。
历史
DDR SDRAM
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
1.0主要特点
VDD ： 2.5V ± 0.2V ， VDDQ ： 2.5V ± 0.2V为DDR266 ， 333
VDD ： 2.6V ± 0.1V ， VDDQ ： 2.6V ± 0.1V的DDR400
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通[ DQS ] （ X4，X8 ）， & [L （ U） DQS ] （ X16 ）
四家银行的操作
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
MRS循环地址重点项目
- 。读取延迟： DDR266 （ 2 ， 2.5个时钟） ， DDR333 （ 2.5时钟） ， DDR400 （ 3时钟）
- 。突发长度（ 2，4， 8）
- 。突发类型（顺序&交错）
除数据& DM所有输入进行采样，系统时钟的正边沿（CK）
数据I /数据选通信号的两边O事务
边沿对齐的数据输出，居中对齐数据输入
LDM ， UDM为只写屏蔽（ X16 ）
DM为只写屏蔽（ X4，X8 ）
自动&自我刷新
7.8us刷新间隔（ 8K / 64ms的刷新）
最大连拍数量刷新周期： 8
66pin TSOP II
无铅
包
符合RoHS
DDR SDRAM
2.0订购信息
产品型号
K4H510438C-UC/LB3
K4H510438C-UC/LA2
K4H510438C-UC/LB0
K4H510838C-UC/LCC
K4H510838C-UC/LB3
K4H510838C-UC/LA2
K4H510838C-UC/LB0
K4H511638C-UC/LCC
K4H511638C-UC/LB3
K4H511638C-UC/LA2
K4H511638C-UC/LB0
32M ×16
64M ×8
128M ×4
组织。
最大频率。
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
CC(DDR400@CL=3)
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
CC(DDR400@CL=3)
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
SSTL2
66pin TSOP II
SSTL2
66pin TSOP II
SSTL2
66pin TSOP II
接口
包
3.0工作频率
CC(DDR400@CL=3)
速度@ CL2
速度@ CL2.5
速度@ CL3
CL- tRCD的-TRP
-
166MHz
200MHz
3-3-3
B3(DDR333@CL=2.5)
133MHz
166MHz
-
2.5-3-3
A2(DDR266@CL=2.0)
133MHz
133MHz
-
2-3-3
B0(DDR266@CL=2.5)
100MHz
133MHz
-
2.5-3-3
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
4.0引脚说明
DDR SDRAM
32MB ×16
64MB ×8
128MB ×4
V
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66Pin TSOPII
（ 400mil X 875mil ）
（ 0.65毫米引脚间距）
银行地址
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自动预充电
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57
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512MB TSOP -II封装引脚
组织
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A0~A12
A0~A12
列地址
A0-A9, A11, A12
A0-A9, A11
A0-A9
DM在内部装载匹配DQ和DQS相同。
行&列地址的配置
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
DDR SDRAM
512MB C-死DDR SDRAM规格
66 TSOP - II与无铅
（符合RoHS ）
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并随时更改，恕不另行通知。
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国防应用，或任何政府采购到特殊条款或规定可能适用。
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
目录
DDR SDRAM
1.0主要特点.............................................................................................................................. 4
2.0订购信息................................................................................................................ 4
3.0工作Frequencies............................................................................................................... 4
4.0引脚说明..........................................................................................................................五
5.0包装物理尺寸.............................................. .................................................. 6 ...
6.0框图（ 64Mbit的X4 / X8 32兆的I / O X4银行） ................................... ............................ 7
7.0输入/输出功能说明............................................ ............................................... 8
8.0命令真值表............................................................................................................... 9
9.0一般Description...................................................................................................................10
10.0绝对最大额定值.....................................................................................................10
11.0直流工作条件........................................................................................................10
12.0 DDR SDRAM规格产品&测试条件.......................................... ............................... 11
13.0输入/输出电容......................................................................................................11
14.0详细的测试条件为DDR SDRAM IDD1 & IDD7A ........................................ .............. 12
15.0 DDR SDRAM IDD规格表............................................ .................................................. .... 13
16.0 AC工作条件.......................................................................................................14
17.0 AC过冲/下冲规范地址和控制引脚........................... 14
18.0过冲/下冲规范数据，频闪和口罩销............................... 15
19.0 AC Timming参数&规格............................................ ............................... 16
20.0系统特性的DDR SDRAM ............................................ ................................. 17
21.0组件的注意事项................................................................................................................... 18
22.0系统注意事项..........................................................................................................................20
23.0 IBIS ： I / V特性的输入和输出缓冲器...................................... .................. 21
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
修订历史
调整
0.0
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1.1
MONTH
四月
八月
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一月
六月
YEAR
2004
2004
2004
2005
2005
- 第一个版本的内部审查
- 初步规范发布
- 改变目前的IDD
- 松开1.0版规范
- 更改的主格式。
历史
DDR SDRAM
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
1.0主要特点
VDD ： 2.5V ± 0.2V ， VDDQ ： 2.5V ± 0.2V为DDR266 ， 333
VDD ： 2.6V ± 0.1V ， VDDQ ： 2.6V ± 0.1V的DDR400
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通[ DQS ] （ X4，X8 ）， & [L （ U） DQS ] （ X16 ）
四家银行的操作
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
MRS循环地址重点项目
- 。读取延迟： DDR266 （ 2 ， 2.5个时钟） ， DDR333 （ 2.5时钟） ， DDR400 （ 3时钟）
- 。突发长度（ 2，4， 8）
- 。突发类型（顺序&交错）
除数据& DM所有输入进行采样，系统时钟的正边沿（CK）
数据I /数据选通信号的两边O事务
边沿对齐的数据输出，居中对齐数据输入
LDM ， UDM为只写屏蔽（ X16 ）
DM为只写屏蔽（ X4，X8 ）
自动&自我刷新
7.8us刷新间隔（ 8K / 64ms的刷新）
最大连拍数量刷新周期： 8
66pin TSOP II
无铅
包
符合RoHS
DDR SDRAM
2.0订购信息
产品型号
K4H510438C-UC/LB3
K4H510438C-UC/LA2
K4H510438C-UC/LB0
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K4H511638C-UC/LA2
K4H511638C-UC/LB0
32M ×16
64M ×8
128M ×4
组织。
最大频率。
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
CC(DDR400@CL=3)
B3(DDR333@CL=2.5)
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B0(DDR266@CL=2.5)
CC(DDR400@CL=3)
B3(DDR333@CL=2.5)
A2(DDR266@CL=2)
B0(DDR266@CL=2.5)
SSTL2
66pin TSOP II
SSTL2
66pin TSOP II
SSTL2
66pin TSOP II
接口
包
3.0工作频率
CC(DDR400@CL=3)
速度@ CL2
速度@ CL2.5
速度@ CL3
CL- tRCD的-TRP
-
166MHz
200MHz
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B3(DDR333@CL=2.5)
133MHz
166MHz
-
2.5-3-3
A2(DDR266@CL=2.0)
133MHz
133MHz
-
2-3-3
B0(DDR266@CL=2.5)
100MHz
133MHz
-
2.5-3-3
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模（ X4，X8 ， X16 ）
4.0引脚说明
DDR SDRAM
32MB ×16
64MB ×8
128MB ×4
V
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66Pin TSOPII
（ 400mil X 875mil ）
（ 0.65毫米引脚间距）
银行地址
BA0~BA1
自动预充电
A10
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512MB TSOP -II封装引脚
组织
128Mx4
64Mx8
32Mx16
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A0~A12
A0~A12
A0~A12
列地址
A0-A9, A11, A12
A0-A9, A11
A0-A9
DM在内部装载匹配DQ和DQS相同。
行&列地址的配置
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K37120W1EN1S
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KA5M0965Q-YDTU
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