K4D551638D-TC
修订历史
版本1.8 （ 2003年10月6日）
在数据表中增加了无铅封装部件编号。
256M GDDR SDRAM
版本1.7 （ 2003年8月5日）
增加K4D551638D - TC45的规范
版本1.6 （ 2003年7月21日）
从规范中删除K4D551638D - TC30
增加K4D551638D - TC2A的规范
版本1.5 （ 2003年7月14日）
增加K4D551638D - TC30的规范
版本1.4 （ 2003年6月16日）
K4D551638D - TC33 / 36变更tRCDRD从4tCK到5tCK
K4D551638D - TC33 / 36变更tRCDWR从2tCK到3tCK
版本1.3 （ 2003年4月11日）
增加K4D551638D - TC60的规范。
K4D551638D - TC50的改变AC / DC参数的值。
K4D551638D - TC50 / 60的刷新周期为8K / 64ms的。
版本1.1 （ 2003年3月21日）
改变VDD和VDDQ规格为2.5V ±5％至2.6V + 0.1V的所有频率
1.0修订版（ 2003年2月27日）
改变了CAS延迟K4D551638D - TC40的（ CL） 3 4
定义DC规格。
版本0.0 （ 2003年1月16日） -
目标规格
确定的目标规格
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REV 1.8 （ 2003年10月）
K4D551638D-TC
256M GDDR SDRAM
大4M x 16Bit的×4银行图形双数据速率同步DRAM
用双向数据选通和DLL
特点
对设备操作2.6V + 0.1V电源
2.6V + 0.1V电源的I / O接口
SSTL_2兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟3,4（时钟）
- 。突发长度（2,4和8）
- 。突发类型（顺序&交错）
除了数据& DM所有输入进行采样，正
将系统时钟的边沿
差分时钟输入
无Wrtie -打断读取功能
2 DQS的（ 1DQS /字节）
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新-TC2A / 33 /36 /四十五分之四十〇周期（ 4K周期）
64ms的刷新周期（ 8K周期）为-TC50 / 60
66pin TSOP -II
最大时钟频率高达350MHz的
最大数据传输率可达700Mbps /针
订购信息
产品型号
K4D551638D-TC2A*
K4D551638D-TC33
K4D551638D-TC36
K4D551638D-TC40
K4D551638D-TC45
K4D551638D-TC50
K4D551638D-TC60*
最大频率。
350MHz
300MHz
275MHz
250MHz
222MHz
200MHz
166MHz
最大数据速率
700Mbps/pin
600Mbps/pin
550Mbps/pin
500Mbps/pin
444Mbps/pin
400Mbps/pin
333Mbps/pin
SSTL_2
66pin TSOP -II
接口
包
1.对于K4D551638D - TC2A ， VDD & VDDQ = 2.8V + 0.1V
2.对于K4D551638D - TC60 ， VDD & VDDQ = 2.5V ±5％ 。
3. K4D551638D -LC是无铅封装部件号
概述
FOR大4M x 16Bit的×4银行DDR SDRAM
该K4D551638D是268435456位超同步数据速率动态随机存储器组织成4× 4,194,304字经
16位，制造与三星
’
s高性能CMOS技术。有数据选通同步功能可让
极高的性能高达1.4GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
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REV 1.8 （ 2003年10月）
K4D551638D-TC
输入/输出功能描述
符号
CK ， CK * 1
输入
TYPE
256M GDDR SDRAM
功能
差分系统时钟输入。
所有的输入被采样的时钟以外的上升沿
DQ
’
s和DM
’
看得太采样的DQS的两边。
激活CK信号为高电平时，并停用CK信号
当低。通过取消激活时钟， CKE低表明电源
断模式或自刷新模式。
CS使指令译码器时低，禁用的COM
命令解码器高时。当指令译码器被禁用，
新的命令将被忽略，但以前的行动仍在继续。
锁存行地址在CK与正边沿
RAS低。让行存取&预充电。
锁存器地址栏上的CK与正边沿
CAS低。启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
数据输入和输出都与DQS的两边缘同步。
对于x16的， LDQS对应于DQ0 - DQ7数据; UDQS
对应于DQ8 - DQ15数据。
在掩模数据。数据在通过DM延迟= 0时，屏蔽是DM
高突发写入。对于x16的， LDM对应于数据上
DQ0 - DQ7 ; UDM correspons对DQ8 - DQ15数据。
数据输入/输出复用在相同的针。
选择哪家银行是活跃。
行/列地址被复用在相同的针。
行地址： RA
0
RA
12
，列地址： CA
0
CA
8
.
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
增强抗干扰性。
参考电压输入端，用于SSTL接口。
该引脚被建议将左"No connection"设备上
CKE
输入
CS
输入
RAS
CAS
WE
输入
输入
输入
LDQS ， UDQS
输入/输出
LDM ， UDM
DQ
0
？ DQ
15
BA
0
， BA
1
A
0
~ A
12
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC / RFU
输入
输入/输出
输入
输入
电源
电源
电源
无连接/
留作将来使用
* 1：用于差分时钟的定时基准点是CK和CK的交叉点。
对于使用单端时钟的任何应用程序，应用V
REF
以CK引脚。
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REV 1.8 （ 2003年10月）
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