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位置:首页 > IC型号导航 > 首字符K型号页 > 首字符K的型号第175页 > K4D263238M-QC60
K4D263238M
128M DDR SDRAM
128Mbit的DDR SDRAM
1M X 32位×4银行
双数据速率同步RAM
用双向数据选通和DLL
修订版1.3
2001年8月
三星电子公司保留更改产品或规格,恕不另行通知。
- 1 -
修订版1.3 (2001年8月)
K4D263238M
修订历史
版本1.3 ( 2001年8月2日)
删除K4D263238M - QC40与VDD&VDDQ = 2.8V
更改K4D263238M - QC45的VDD&VDDQ从2.8V到2.5V 。
更改TCK (最大值) ,从为7ns至10ns的。
128M DDR SDRAM
版本1.2 ( 2001年7月12日)
K4D263238M - QC45的修正CAS延迟时间从CL3为CL4
规格为222MHz / 250MHz的初步之一。
版本1.1 ( 2000年3月5日)
增加K4D263238M - QC40与VDD&VDDQ = 2.8V
K4D263238M - QC45的改变VDD / VDDQ为2.5V至2.8V 。因此, DC电流特性值已被改变。
- K4D263238M - QC45的改变CAS延迟时间从CL4为CL3 。
更改K4D263238M - QC50的tWPREH从0.3tCK到0.25tCK
- 2 -
修订版1.3 (2001年8月)
K4D263238M
版本1.0 (二〇〇〇年十二月十三日)
定义电容值
K4D263238M - QC60的Chagned tRCDWR从1tCK到2tCK
128M DDR SDRAM
版本0.5 ( 2000年12月8日)
从VREF + 0.31V改变交流输入电平VREF + 0.35V
更改的tRC / tRFC / tRAS的/ tRP的/ tRCDRD / tRCDWR从基于从时钟单元纳秒单位为主。
改变了V
IN
/V
OUT
/V
DDQ
从-1.0V 3.6V的绝对最大额定值为-0.5V 3.6V 。
版本0.4 ( 2000年11月29日)
- 初步
删除K4D263238M - QC40
K4D263238M - QC45几个AC参数已更改
- 改变从TDQSQ的0.4ns到0.45ns 。从THP- 0.6ns以THP - 0.45ns改变tQH 。
- 改变tDQSCK & TAC从0.6ns到0.7ns
- 从0.75tCK / 1.25tCK到0.8tCK / 1.2tCK改变tDQSS 。因此,改变tWPREH从0.25tCK到0.3tCK 。
- 改变TDS / TDH从0.4ns的到0.45ns 。改变TIS / TIH从0.9ns到1.0ns
- 修正tDAL从5tCK到6tCK
K4D263238M - QC50几个AC参数已更改
- 从THP- 0.6ns以THP - 0.45ns改变tQH 。
- 改变tDQSCK & TAC从0.6ns到0.7ns
- 从0.75tCK / 1.25tCK到0.8tCK / 1.2tCK改变tDQSS 。因此,改变tWPREH从0.25tCK到0.3tCK 。
- 修正tDAL从5tCK到6tCK
K4D263238M - QC55几个AC参数已更改
- 改变TDQSQ从0.45ns到0.5ns的。从THP- 0.6ns以THP - 0.5ns的改变TOH 。
- 改变tDQSCK & TAC从0.6ns到0.75ns
- 改变TDS / TDH从0.45ns到0.5ns的。改变TIS / TIH从1.0ns到1.1ns
- 从60.5ns / 71.5ns至66ns / 77ns改变的tRC / tRFC 。改变激进党从16.5ns至22ns 。
- 从5.5ns到11ns的修正tRCDWR 。纠正tDAL从5tCK到6tCK
更改tQH K4D263238M - QC60从THP- 0.75ns以THP- 0.5ns的
添加直流特性值
德科幻NE V
IH
(最大值) / V
IL
(分钟),如电力&直流工作条件表的说明
从16毫秒到32ms.Accordingly改变更新周期, TREF已经从3.9us到7.8us 。
改变了我
IL
,I
OL
从0V< V测试条件
IN
& LT ; V
DD
+ 0.3V至0V< V
IN
& LT ; V
DD
.
版本0.3 ( 2000年6月8日)
删除块写入功能
版本0.2 ( 2000年4月10日)
独立的tRCD到tRCDRD和tRCDWR
- tRCDRD :行到列延迟读
- tRCDWR :行到列的延迟,在写
版本0.1 ( 2000年3月16日)
定义基于Vdd&Vddq = 2.5V规格
最大目标频率高达250MHz的@ CL4
通过读取功能去掉写中断
版本0.0 ( 1999年12月27日) -
目标规格
确定的目标规格
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修订版1.3 (2001年8月)
K4D263238M
1M X 32位×4银行双数据速率同步RAM
用双向数据选通和DLL
特点
2.5V ± 5 %电源
SSTL_2兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟3,4 (时钟)
- 。突发长度( 2 , 4 , 8和全页)
- 。突发类型(顺序&交错)
全页突发长度为顺序突发类型只
全页突发的起始地址应该是偶数
除了数据& DM所有输入进行采样,正
将系统时钟的边沿
差分时钟输入
没有写是读的功能中断
128M DDR SDRAM
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期( 4K周期)
100引脚TQFP封装
最大时钟频率高达222MHz
最大数据传输率可达444Mbps /针
订购信息
产品型号
K4D263238M-QC45
K4D263238M-QC50
K4D263238M-QC55
K4D263238M-QC60
最大频率。
222MHz
200MHz
183MHz
166MHz
最大数据速率
444Mbps/pin
400Mbps/pin
366Mbps/pin
333Mbps/pin
SSTL_2
100 TQFP
接口
概述
FOR 1M X 32位×4银行DDR SDRAM
该K4D263238是134217728位超同步数据速率动态随机存储器组织成4× 1,048,576字经
32位,制造与三星
s高性能CMOS技术。有数据选通同步功能可让
极高的性能可达
1.8GB/s/chip.
I / O事务处理可在时钟周期的两端。范围
的工作频率,可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
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修订版1.3 (2001年8月)
K4D263238M
引脚配置
( TOP VIEW )
128M DDR SDRAM
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
DQ29
VSSQ
DQ30
DQ31
VSS
VDDQ
N.C
N.C
N.C
N.C
N.C
VSSQ
俄罗斯足协
的DQ
VDDQ
VDD
DQ0
DQ1
VSSQ
DQ2
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
1
2
3
4
5
6
7
8
9
51
50
49
48
47
46
45
44
43
A8(AP)
VDDQ
VDDQ
VDDQ
VDDQ
VSSQ
VSSQ
VSSQ
VREF
DQ28
DQ27
DQ26
DQ25
DQ24
DQ15
DQ14
DQ13
DQ12
DQ11
DQ10
VDD
DM3
DM1
DQ9
DQ8
CKE
VSS
CK
CK
MCL
A7
A6
A5
A4
VSS
A9
N.C
N.C
N.C
N.C
N.C
N.C
N.C
A11
A10
VDD
A3
A2
A1
A0
100引脚TQFP
20 x 14
mm
2
42
41
40
39
38
37
36
35
34
33
32
31
0.65毫米引脚间距
DQ3
DQ4
DQ5
DQ6
DQ7
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM0
DM2
BA0
VSS
CAS
RAS
VDDQ
VSSQ
VDDQ
VSSQ
VDDQ
VSSQ
引脚说明
CK , CK
CKE
CS
RAS
CAS
WE
的DQ
DMI
俄罗斯足协
差分时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
数据选通
数据屏蔽
留作将来使用
BA
0
, BA
1
A
0
~A
11
DQ
0
? DQ
31
V
DD
V
SS
V
DDQ
V
SSQ
MCL
银行选择地址
地址输入
数据输入/输出
动力
电源DQ
s
地面DQ
s
必须连接低
VDDQ
VDD
- 5 -
修订版1.3 (2001年8月)
BA1
WE
CS
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