特定网络阳离子
ispGAL22V10
ispGAL22V10
在系统可编程é
2
CMOS PLD
通用阵列逻辑
特点
在系统可编程 （ 5 -V ONLY）
- 4线串行接口编程
- 最低万编程/擦除周期
- 内置在SDI引脚省去分立下拉
电阻上板（ ispGAL22V10C只）
高性能ê
2
CMOS
技术
- 7.5 ns的最大传播延迟
- 最大频率= 111 MHz的
- 5 ns最大时钟输入到数据输出
- UltraMOS
先进的CMOS技术
ACTIVE和上拉的所有逻辑输入I / O引脚
兼容标准22V10器件
- 全功能/熔丝图/参数兼容
与双极和CMOS 22V10设备
E
2
电池技术
- 在系统可编程逻辑
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
TEN输出逻辑宏单元
- 最大的灵活性，复杂的逻辑设计
应用程序包括：
- DMA控制
- 状态机控制
- 高速图形处理
- 软件驱动硬件配置
用于识别电子签名
描述
引脚配置
该ispGAL22V10 ，在7.5ns最大传播延迟时间，
结合了高性能的CMOS工艺与电
可擦除（E
2
）浮栅技术，提供业界
首先在系统可编程22V10设备。 ê
2
技术OF-
FERS高速（ <100ms ）擦除时间，提供了重新的能力
编程或迅速而有效地重新配置设备。
通用架构提供了最大的设计灵活性
使输出逻辑宏单元（ OLMC ）被配置
该用户。该ispGAL22V10完全功能/熔丝图/参数
与标准的双极和CMOS 22V10设备兼容。该
标准的PLCC封装提供了相同的功能引脚排列
标准22V10 PLCC封装，无连接的引脚是
用于ISP接口信号。
独特的测试电路和可编程细胞允许完成
交流，直流，并在制造过程中进行功能测试。其结果，
莱迪思半导体公司提供了100％的现场可编程性和
所有GAL产品的功能。此外，万擦除/写
周期和数据保留超过20年的指定。
I
I
I
模式
I
I
I
11 12
14
16
18 19
7
5
功能框图
RESET
I / CLK
8
OLMC
I / O / Q
I
10
I
12
OLMC
I / O / Q
I
OLMC
I / O / Q
可编程
与阵
(132X44)
I
14
OLMC
I / O / Q
I
16
OLMC
I / O / Q
I
16
OLMC
I / O / Q
I
14
OLMC
I
I / O / Q
12
I
OLMC
I / O / Q
I
10
OLMC
I / O / Q
I
SDO
SDI
模式
SCLK
程序设计
逻辑
8
OLMC
I / O / Q
预设
PLCC
I / CLK
SCLK
I / O / Q
I / O / Q
I
I
VCC
SSOP
4
2
28
26
25
I / O / Q
I / O / Q
SCLK
I / CLK
I
I
I
I
I
模式
I
I
I
I
I
GND
1
28
VCC
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
SDO
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I
SDI
ispGAL22V10
顶视图
23
I / O / Q
SDO
7
ispGAL
22V10
22
顶视图
9
21
I / O / Q
I / O / Q
I / O / Q
14
15
I
I
GND
SDI
I
版权所有1997莱迪思半导体公司的所有品牌或产品名称均为其各自所有者的注册商标。此处的规格和信息如有
更改，恕不另行通知。
I / O / Q
I / O / Q
莱迪思半导体股份有限公司， 5555东北摩尔的Ct 。 ，俄勒冈州希尔斯伯勒97124 ， USA
电话： （ 503 ） 681-0118 ; 1-888- ISP- PLDS ;传真（ 503 ） 681-3037 ; http://www.latticesemi.com
1997年7月
isp22v10_02
1
特定网络阳离子
ispGAL22V10
输出逻辑宏单元（ OLMC ）
该ispGAL22V10具有可变数目的每乘积项
OLMC 。十个可用的OLMCs ，二OLMCs访问
8乘积项（引脚17和27 ） ，二者有10项产品
（引脚18和26 ） ，二者有12项产品（引脚19和25 ） ，
2有14个乘积项（销20和24） ，和两个
OLMCs有16项产品（引脚21和23） 。此外
可用逻辑产品而言，每个OLMC有一个AD-
ditional产品长期致力于输出使能控制。
每个OLMC的输出极性可单独编程
是真还是反转，在任何组合或注册模式。
这允许每个输出被单独配置为
高电平或低电平有效。
该ispGAL22V10有一个产品期限为异步复位
（ AR）和产品期限为同步预置（ SP ） 。这两个
产品条款适用于所有注册OLMCs 。在异步
异步的复位将所有寄存器设为零，任何时候这个专用
乘积项被置位。同步预置设定所有稳压
存器到逻辑1的下一个时钟脉冲的上升沿后
该产品期限为有效。
注： AR和SP产品条款将迫使Q输出
触发器的极性变成相同的状态，而不管
输出。因此，在复位操作，这将寄存器输出
到零，可能会导致无论是高或低，在输出引脚
取决于所选择的引脚的极性。
A R
D
Q
CLK
SP
Q
4到1
MUX
2比1
MUX
ispGAL22V10输出逻辑宏单元（ OLMC ）
输出逻辑宏单元配置
每个ispGAL22V10的大电池具有两个主要功能
tional模式：注册，和组合的I / O 。该模式和
的输出的极性是由两个比特（SO和S1 ），它们是去甲设置
马利由逻辑编译器进行控制。这些两个主要的
模式，并且需要使它们的位设置，描述
下面和下页。
注册
在注册模式下，输出引脚与个人相关的
OLMC是由OLMC的D型触发器的Q输出驱动。
在销的输出信号的逻辑极性可以通过选择
指定输出缓冲区驱动或者真（高电平有效）或
倒置（低有效）。输出三态控制可作为IN-
个别的乘积项为每个OLMC ，并因此可以被去
由逻辑方程罚款。该D触发器的/ Q输出被反馈
入与门阵列，同时与真实的补
反馈可以作为输入的AND阵列。
注：在注册模式下，反馈是的/ Q输出
寄存器，并且不从销;因此，一个销定义为
注册是唯一的一个输出端，并且不能用于动态
I / O ，如可以在组合引脚。
组合I / O
在组合模式下的引脚与个人相关的OLMC
由加和项门的输出驱动。的逻辑极性
在引脚输出信号可以通过指定被选择的
输出缓冲器驱动器要么真（高电平有效）或反转（低电平有效） 。
输出三态控制可作为一个单独的产品，长期
对于每个输出，并且可以单独地由编译器如
任一“开” （专用输出）， “关”（专用输入） ，或“产品 -
长期驱动“ （动态I / O） 。反馈到与阵列从
输出引脚端启用缓存。两极（真实
销的反相）被反馈到与阵列。
3
特定网络阳离子
ispGAL22V10
ispGAL22V10
在系统可编程é
2
CMOS PLD
通用阵列逻辑
特点
在系统可编程 （ 5 -V ONLY）
- 4线串行接口编程
- 最低万编程/擦除周期
- 内置在SDI引脚省去分立下拉
电阻上板（ ispGAL22V10C只）
高性能ê
2
CMOS
技术
- 7.5 ns的最大传播延迟
- 最大频率= 111 MHz的
- 5 ns最大时钟输入到数据输出
- UltraMOS
先进的CMOS技术
ACTIVE和上拉的所有逻辑输入I / O引脚
兼容标准22V10器件
- 全功能/熔丝图/参数兼容
与双极和CMOS 22V10设备
E
2
电池技术
- 在系统可编程逻辑
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
TEN输出逻辑宏单元
- 最大的灵活性，复杂的逻辑设计
应用程序包括：
- DMA控制
- 状态机控制
- 高速图形处理
- 软件驱动硬件配置
用于识别电子签名
描述
引脚配置
该ispGAL22V10 ，在7.5ns最大传播延迟时间，
结合了高性能的CMOS工艺与电
可擦除（E
2
）浮栅技术，提供业界
首先在系统可编程22V10设备。 ê
2
技术OF-
FERS高速（ <100ms ）擦除时间，提供了重新的能力
编程或迅速而有效地重新配置设备。
通用架构提供了最大的设计灵活性
使输出逻辑宏单元（ OLMC ）被配置
该用户。该ispGAL22V10完全功能/熔丝图/参数
与标准的双极和CMOS 22V10设备兼容。该
标准的PLCC封装提供了相同的功能引脚排列
标准22V10 PLCC封装，无连接的引脚是
用于ISP接口信号。
独特的测试电路和可编程细胞允许完成
交流，直流，并在制造过程中进行功能测试。其结果，
莱迪思半导体公司提供了100％的现场可编程性和
所有GAL产品的功能。此外，万擦除/写
周期和数据保留超过20年的指定。
I
I
I
模式
I
I
I
11 12
14
16
18 19
7
5
功能框图
RESET
I / CLK
8
OLMC
I / O / Q
I
10
I
12
OLMC
I / O / Q
I
OLMC
I / O / Q
可编程
与阵
(132X44)
I
14
OLMC
I / O / Q
I
16
OLMC
I / O / Q
I
16
OLMC
I / O / Q
I
14
OLMC
I
I / O / Q
12
I
OLMC
I / O / Q
I
10
OLMC
I / O / Q
I
SDO
SDI
模式
SCLK
程序设计
逻辑
8
OLMC
I / O / Q
预设
PLCC
I / CLK
SCLK
I / O / Q
I / O / Q
I
I
VCC
SSOP
4
2
28
26
25
I / O / Q
I / O / Q
SCLK
I / CLK
I
I
I
I
I
模式
I
I
I
I
I
GND
1
28
VCC
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
SDO
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I
SDI
ispGAL22V10
顶视图
23
I / O / Q
SDO
7
ispGAL
22V10
22
顶视图
9
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I / O / Q
I / O / Q
I / O / Q
14
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I
I
GND
SDI
I
版权所有1997莱迪思半导体公司的所有品牌或产品名称均为其各自所有者的注册商标。此处的规格和信息如有
更改，恕不另行通知。
I / O / Q
I / O / Q
莱迪思半导体股份有限公司， 5555东北摩尔的Ct 。 ，俄勒冈州希尔斯伯勒97124 ， USA
电话： （ 503 ） 681-0118 ; 1-888- ISP- PLDS ;传真（ 503 ） 681-3037 ; http://www.latticesemi.com
1997年7月
isp22v10_02
1
特定网络阳离子
ispGAL22V10
输出逻辑宏单元（ OLMC ）
该ispGAL22V10具有可变数目的每乘积项
OLMC 。十个可用的OLMCs ，二OLMCs访问
8乘积项（引脚17和27 ） ，二者有10项产品
（引脚18和26 ） ，二者有12项产品（引脚19和25 ） ，
2有14个乘积项（销20和24） ，和两个
OLMCs有16项产品（引脚21和23） 。此外
可用逻辑产品而言，每个OLMC有一个AD-
ditional产品长期致力于输出使能控制。
每个OLMC的输出极性可单独编程
是真还是反转，在任何组合或注册模式。
这允许每个输出被单独配置为
高电平或低电平有效。
该ispGAL22V10有一个产品期限为异步复位
（ AR）和产品期限为同步预置（ SP ） 。这两个
产品条款适用于所有注册OLMCs 。在异步
异步的复位将所有寄存器设为零，任何时候这个专用
乘积项被置位。同步预置设定所有稳压
存器到逻辑1的下一个时钟脉冲的上升沿后
该产品期限为有效。
注： AR和SP产品条款将迫使Q输出
触发器的极性变成相同的状态，而不管
输出。因此，在复位操作，这将寄存器输出
到零，可能会导致无论是高或低，在输出引脚
取决于所选择的引脚的极性。
A R
D
Q
CLK
SP
Q
4到1
MUX
2比1
MUX
ispGAL22V10输出逻辑宏单元（ OLMC ）
输出逻辑宏单元配置
每个ispGAL22V10的大电池具有两个主要功能
tional模式：注册，和组合的I / O 。该模式和
的输出的极性是由两个比特（SO和S1 ），它们是去甲设置
马利由逻辑编译器进行控制。这些两个主要的
模式，并且需要使它们的位设置，描述
下面和下页。
注册
在注册模式下，输出引脚与个人相关的
OLMC是由OLMC的D型触发器的Q输出驱动。
在销的输出信号的逻辑极性可以通过选择
指定输出缓冲区驱动或者真（高电平有效）或
倒置（低有效）。输出三态控制可作为IN-
个别的乘积项为每个OLMC ，并因此可以被去
由逻辑方程罚款。该D触发器的/ Q输出被反馈
入与门阵列，同时与真实的补
反馈可以作为输入的AND阵列。
注：在注册模式下，反馈是的/ Q输出
寄存器，并且不从销;因此，一个销定义为
注册是唯一的一个输出端，并且不能用于动态
I / O ，如可以在组合引脚。
组合I / O
在组合模式下的引脚与个人相关的OLMC
由加和项门的输出驱动。的逻辑极性
在引脚输出信号可以通过指定被选择的
输出缓冲器驱动器要么真（高电平有效）或反转（低电平有效） 。
输出三态控制可作为一个单独的产品，长期
对于每个输出，并且可以单独地由编译器如
任一“开” （专用输出）， “关”（专用输入） ，或“产品 -
长期驱动“ （动态I / O） 。反馈到与阵列从
输出引脚端启用缓存。两极（真实
销的反相）被反馈到与阵列。
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