ispGAL
22LV10
在系统可编程低电压
E
2
CMOS
PLD通用阵列逻辑
特点
在系统可编程
- IEEE 1149.1标准的TAP控制器端口
程序设计
- 4线串行接口编程
- 最低万编程/擦除周期
高性能ê CMOS技术
- 4 ns最大传播延迟
- 最大频率= 250 MHz的
- 3 ns最大时钟输入到数据输出
- UltraMOS
先进的CMOS技术
3.3V低电压22V10建筑
- JEDEC兼容3.3V接口标准
- 5V容限输入和I / O
- I / O接口方面采用标准5V TTL器件
ACTIVE和上拉的所有逻辑输入I / O引脚
兼容标准22LV10 / 22V10器件
- 功能/熔丝地图兼容22LV10 / 22V10
器件
- 参数兼容22LV10
E
2
电池技术
- 在系统可编程逻辑
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
应用程序包括：
- DMA控制
- 状态机控制
- 高速图形处理
- 软件驱动硬件配置
用于识别电子签名
2
功能框图
SPE
GRA版
de
4ns
新
I / CLK
RESET
8
OLMC
I / O / Q
I
10
I
12
OLMC
I / O / Q
I
OLMC
I / O / Q
可编程
与阵
(132X44)
I
14
OLMC
I / O / Q
I
16
OLMC
I / O / Q
I
16
OLMC
I / O / Q
I
14
OLMC
I
I / O / Q
12
I
OLMC
I / O / Q
I
10
OLMC
I / O / Q
I
TDO
TDI
TMS
TCK
程序设计
逻辑
8
OLMC
I / O / Q
预设
描述
该ispGAL22LV10使用莱迪思半导体公司制造的
先进的3.3V ê
2
CMOS工艺制造，它结合了CMOS与
电可擦除（E
2
）浮栅技术。该
ispGAL22LV10可以在3.3V和5V信号电平接口。
该ispGAL22LV10完全功能/熔丝图与兼容
GAL
22LV10和GAL22V10 。另外， ispGAL22LV10是对位
公制与GAL22LV10兼容。该ispGAL22LV10还
共享相同的28引脚PLCC封装引脚输出为GAL22LV10 。
独特的测试电路和可编程细胞允许完全的交流，
直流电，并且在制造过程中进行功能测试。其结果是， Lat-
蒂斯半导体提供100％的现场可编程性和功能
族体的所有GAL的产品。此外，万擦除/写周期
并且在超过20年的数据保存指定。
引脚配置
PLCC
I / CLK
I / O / Q
I / O / Q
TCK
VCC
I
I
SSOP
4
I
I
I
TMS
I
I
I
11
12
9
7
5
2
28
26
25
I / O / Q
I / O / Q
ispGAL22LV10
顶视图
23
I / O / Q
TDO
21
I / O / Q
I / O / Q
14
16
19
18
I / O / Q
TCK
I / CLK
I
I
I
I
I
TMS
I
I
I
I
I
GND
1
28
7
ispGAL
22LV10
22
顶视图
14
15
VCC
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
TDO
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I
TDI
版权所有1999莱迪思半导体公司的所有品牌或产品名称均为其各自所有者的注册商标。此处的规格和信息如有
更改，恕不另行通知。
I / O / Q
I / O / Q
GND
TDI
I
I
I
莱迪思半导体股份有限公司， 5555东北摩尔的Ct 。 ，俄勒冈州希尔斯伯勒97124 ， USA
电话： （ 503 ） 681-0118 ; 1-888- ISP- PLDS ;传真（ 503 ） 681-3037 ; http://www.latticesemi.com
1999年12月
isp22lv_06
1
特定网络阳离子
ispGAL22LV10
输出逻辑宏单元（ OLMC ）
该ispGAL22LV10具有可变数目的每乘积项
OLMC 。十个可用的OLMCs ，二OLMCs访问
8乘积项（引脚17和27 ） ，二者有10项产品
（引脚18和26 ） ，二者有12项产品（引脚19和25 ） ，
2有14个乘积项（销20和24） ，和两个OLMCs
有16项产品（引脚21和23） 。除了
可用于逻辑乘积项，每个OLMC有一个附加
产品长期致力于输出使能控制。
每个OLMC的输出极性可单独编程
是真还是反转，在任何组合或注册模式。
这允许每个输出被单独配置为有源
高或低电平有效。
该ispGAL22LV10有一个产品期限为异步复位
（ AR）和产品期限为同步预置（ SP ） 。这两个
产品条款适用于所有注册OLMCs 。该Asynchro-
理性复位设置所有的寄存器为零的任何时间这个专用产品
长期被断言。同步预设设置所有的寄存器到
在下一个时钟脉冲的这种产品后的上升沿逻辑一
长期被断言。
注： AR和SP产品条款将迫使的Q输出
触发器的输出的极性变成相同的状态无关。
因此，在复位操作中，该寄存器输出设置到零，
可能会导致无论是高或低的输出管脚，这取决于
该引脚极性选择。
AR
D
Q
CLK
SP
Q
4到1
MUX
2比1
MUX
ispGAL22LV10输出逻辑宏单元（ OLMC ）
输出逻辑宏单元配置
每个ispGAL22LV10的大电池具有两个主要功能
tional模式：注册，和组合的I / O 。该模式和
的输出的极性由两个比特（ S0和S1 ），它们是去甲设置
马利由逻辑编译器进行控制。这些两个主要的
模式，并且需要使它们的位设置，描述
下面和下页。
注册
在注册模式下，输出引脚与个人相关的
OLMC是由OLMC的D型触发器的Q输出驱动。
在销的输出信号的逻辑极性可以通过选择
指定输出缓冲区驱动或者真（高电平有效）或
倒置（低有效）。输出三态控制可作为IN-
个别的乘积项为每个OLMC ，并因此可以被定义
通过一个逻辑方程。该D触发器的/ Q输出被反馈到
与阵列，同时与真实的反馈补
可作为输入到与门阵列。
注：在注册模式下，反馈是的/ Q输出
寄存器，并且不从销;因此，一个销定义为稳压
istered只有一个输出端，并且不能用于动态
I / O ，如可以在组合引脚。
组合I / O
在组合模式下的引脚与个人相关的OLMC
由加和项门的输出驱动。的逻辑极性
在引脚输出信号可以通过指定的输出被选择
缓冲驱动要么真（高电平有效）或反转（低电平有效） 。输出
把三态控制可作为一个单独的产品，期限为
每个输出，并且可以单独地由编译器置位为
“开” （专用输出）， “关”（专用输入） ，或“产品 - 术语
驱动“ （动态I / O） 。反馈到与阵列是从销
输出端启用缓冲区。两极（真和倒）
销的被反馈到与阵列。
3
特定网络阳离子
ispGAL22LV10
ispGAL22LV10逻辑图/ JEDEC熔丝图
PLCC & SSOP封装引脚
2
0
0000
0044
.
.
.
0396
4
8
12
16
20
24
28
32
36
40
异步复位
（所有的寄存器）
8
OLMC
S0
5808
S1
5809
27
0440
.
.
.
.
0880
10
OLMC
S0
5810
S1
5811
26
3
0924
.
.
.
.
.
1452
12
OLMC
S0
5812
S1
5813
25
4
1496
.
.
.
.
.
.
2112
14
OLMC
S0
5814
S1
5815
24
5
2156
.
.
.
.
.
.
.
2860
16
OLMC
S0
5816
S1
5817
23
6
2904
.
.
.
.
.
.
.
3608
16
OLMC
S0
5818
S1
5819
21
7
3652
.
.
.
.
.
.
4268
14
OLMC
S0
5820
S1
5821
20
9
4312
.
.
.
.
.
4840
12
OLMC
S0
5822
S1
5823
19
10
4884
.
.
.
.
5324
10
OLMC
S0
5824
S1
5825
18
11
5368
.
.
.
5720
8
OLMC
S0
5826
S1
5827
17
12
5764
13
5828, 5829 ...
M
S
B
L
S
B
同步预设
（所有的寄存器）
16
电子签名
... 5890, 5891
字节7字节6字节5字节4字节3字节2字节1字节0
5
QQ：2880707522 复制
