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ISL5216
数据表
2007年7月13日
FN6013.3
四通道可编程数字
下变频器
该ISL5216四可编程数字下变频器
( QPDC )是专为高动态范围的应用
诸如蜂窝基站,其中多个信道
处理时需要在一个小的物理空间。该QPDC
结合成一个单一的包的一组四个通道这
包括:数字混频器,正交载波NCO ,数字
滤池,一个重采样滤波器,笛卡尔到极坐标
转换器和AGC环路。
该ISL5216接受四个通道的16位网络连接固定的或至多
14位尾数/ 3位指数浮点实数或复数
数字化的中频样本,与当地的正交混合
血窦。各信道载波NCO频率被设定
独立地由微处理器。的输出
混频器进行过滤用的CIC和FIR滤波器,与各种
抽取选项。被设置在增益调节
滤波后的信号。数字AGC提供的增益调整范围
高达96分贝可编程阈值和转换速率。
一个直角坐标到极坐标转换器提供
幅度和相位的输出。鉴频器是
还设置成允许FM解调。可选输出
包括我的样品, Q采样,幅度,相位,
频率和AGC增益。输出分辨率
可选的4位定点32位浮点。
输出带宽超过1MHz的都可以实现用
一个单信道。更宽的带宽可通过
级联或polyphasing多个通道。
特点
高达95MSPS输入
四个独立的可编程下变频器
通道在单一封装
四个并行17位输入,提供16位或固定的一个
数17位浮动点格式
32位可编程载波NCO与> 115分贝SFDR
110分贝FIR带外衰减
抽取的4至>65536
24位内部数据通道
数字AGC最多的增益范围96分贝
过滤功能
- 15级的CIC滤波器
- 半带抽取和内插FIR滤波
- 可编程FIR滤波
- 重采样FIR滤波
级联滤波额外带宽
四个独立的串行输出
2.5V核心, 3.3V的I / O操作
无铅加退火有(符合RoHS )
应用
窄带TDMA ,通过IS- 95 CDMA数字软件
广播基站接收器
宽波段应用: W- CDMA和UMTS数码
软件无线电基站接收器
订购信息
产品型号
ISL5216KI
ISL5216KI-1
ISL5216KIZ (注)
ISL5216KI - 1Z (注)
最热
ISL5216KI
ISL5216KI-1
ISL5216KIZ
ISL5216KI-1Z
温度范围( ℃)
-40至+85
-40至+85
-40至+85
-40至+85
196 Ld的0.8毫米BGA
196 Ld的1.0毫米BGA
196 Ld的0.8毫米BGA (无铅)
196 Ld的1.0毫米BGA (无铅)
PKG 。 DWG 。 #
V196.12x12
V196.15x15
V196.12x12
V196.15x15
注: Intersil无铅加退火产品采用特殊的无铅材料制成,模塑料/晶片的附属材料和100 %雾锡板
终止完成,这是符合RoHS标准,既锡铅和无铅焊接操作兼容。 Intersil无铅产品MSL
分类,可达到或超过IPC / JEDEC J STD- 020对无铅要求的无铅峰值回流温度。
1
注意:这些器件对静电放电敏感;遵循正确的IC处理程序。
1-888- INTERSIL或1-888-468-3774
|
Intersil公司(和设计)是Intersil Americas Inc.公司的注册商标。
版权所有Intersil公司美洲2002年, 2005年, 2007年版权所有
提及的所有其他商标均为其各自所有者的财产。
ISL5216
框图
μP
TEST
注册
输入选择,
格式,
解复用
水平
探测器
SCLK
A(15:-1)
ENIA
I
输入选择,
格式,
解复用
NCO /混频器/ CIC
Q
FIR滤波器,
AGC ,
笛卡尔到极
坐标
变流器
SYNCA
SD1A
SD2A
通道0
B(15:-1)
ENIB
I
输入选择,
格式,
解复用
NCO /混频器/ CIC
Q
FIR滤波器,
AGC ,
笛卡尔到极
坐标
变流器
SYNCB
SD1B
SD2B
通道1
C(15:-1)
ENIC
I
输入选择,
格式,
解复用
D(15:-1)
通道2
ENID
NCO /混频器/ CIC
Q
公共汽车
路由
FIR滤波器,
AGC ,
笛卡尔到极
坐标
变流器
产量
选择,
格式,
连载
SYNCC
SD1C
SD2C
I
输入选择,
格式,
解复用
NCO /混频器/ CIC
Q
FIR滤波器,
AGC ,
笛卡尔到极
坐标
变流器
SYNCD
SD1D
SD2D
通道3
CLK
RESET
SYNCI
SYNCO
SYNCI0
SYNCI1
SYNCI2
SYNCI3
TRST
TCLK
TMS
TDI
TDO
INTRPT
μP
接口
P(15:0)
ADD ( 2 : 0 )
RD
or
RD / WR
WR
or
DSTRB
μP
模式
CE
2
FN6013.3
2007年7月13日
ISL5216
引脚
196 LD BGA
顶视图
1
2
3
4
5
6
7
8
9
10
11
12
13
14
A
A5
B
A3
C
A1
D
B15
E
B13
F
B11
G
B9
H
CLK
J
B7
K
B5
L
B3
M
B1
N
C15
P
C13
C11
C9
C7
C5
C3
C1
ENIC
D14
D12
D10
D8
D6
D4
C14
C10
C8
GND
VCC1
GND
VCC1
GND
VCC2
D9
D7
D5
D2
B0
C12
C6
C4
C2
C0
D15
D13
D11
ENID
D3
D1
D0
B2
ENIB
TDI
Cm1
Dm1
CE
RD
WR
VCC1
B4
Bm1
μP
模式
P1
GND
P0
GND
B6
P3
VCC1
P2
VCC2
B8
TRST
SYNCI0
P5
GND
P4
GND
GND
TCLK
SYNCI1
P7
VCC1
P6
VCC1
B10
TMS
SYNCI2
P9
GND
P8
GND
B12
P11
VCC2
P10
A0
B14
Am1
TDO
SYNCI3
ADD2
RESET
P13
P12
A2
A4
ENIA
A12
A14
SD2A
SD1B
SD2B
SD2C
SD2D
INTRPT
P15
P14
A6
A8
A10
VCC1
GND
VCC1
GND
VCC2
GND
SD1C
SD1D
ADD0
ADD1
A7
A9
A11
A13
A15
SD1A
SYNCA SYNCB
SCLK
SYNCC SYNCD SYNCI SYNCO
电源引脚
接地引脚
信号引脚
热球
NC (未连接)
VCC1 = + 2.5V内核电源电压
VCC2 = + 3.3V的I / O电源电压
3
FN6013.3
2007年7月13日
ISL5216
引脚说明
名字
电源
VCC1
VCC2
GND
输入
A( 15 : 0 ) , AM1
B( 15 :0), BM1
C( 15 :0), CM1
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Dm1
ENIA
ENIB
ENIC
ENID
控制
CLK
SYNCI
I
I
输入时钟。在ISL5216所有处理都发生在CLK的上升沿。
全局同步输入信号。用于对准的处理与外部事件或与其它ISL5216
或HSP50216设备。 SYNCI可以更新载波NCO ,复位抽取计数器,重新启动过滤器
计算引擎,并重新启动在其它功能中的输出部分。对于大多数的功能块,所述
回应SYNCI是可编程的,可以启用或禁用。该信号被连接到所有四个
信道,并包括用于与HSP50216设计的向后兼容性。
同步输入信号通道0相同的功能SYNCI ,但只连接到通道0 ,该引脚
在内部拉低以使其悬空。
同步输入信号通道1相同的功能SYNCI但只能连接到信道1,该引脚
在内部拉低以使其悬空。
同步输入信号通道2相同的功能SYNCI ,但只连接到通道2。该引脚
在内部拉低以使其悬空。
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
并行数据输入总线A上的采样时钟的上升沿时ENIA有效(低电平) 。 AM1具有内部
弱上拉了下来。
并行数据输入总线B上的采样时钟的上升沿时ENIB有效(低电平) 。 BM1有内部
弱上拉了下来。
并行数据输入总线C采样时钟的上升沿时ENIC有效(低电平) 。 CM1拥有内部
弱上拉了下来。
并行数据输入D15或调谐器通道0 COF 。
并行数据输入D14或调谐器通道0 COFSync 。
并行数据输入D13或调谐器通道0 SOF 。
并行数据输入D12或调谐器通道0 SOFSync 。
并行数据输入D11或调谐器频道1 COF 。
并行数据输入D10或调谐器频道1 COFSync 。
并行数据输入D9或调谐器频道1特种部队。
并行数据输入D8或调谐器频道1 SOFSync 。
并行数据输入D7或调谐器频道2 COF 。
并行数据输入D6或调谐器频道2 COFSync 。
并行数据输入D5或调谐器频道2 SOF 。
并行数据输入D4或调谐器频道2 SOFSync 。
并行数据输入D3或调谐器频道3 COF 。
并行数据输入D2或调谐器频道3 COFSync 。
并行数据输入D1或调谐器频道3 SOF 。
并行数据输入D0或调谐器频道3 SOFSync 。
并行数据输入DM1的扩展浮点输入模式。 DM1具有内部弱上拉了下来。
输入使能并行数据输入总线A.低电平有效。该引脚使输入到零件在两种模式之一,
门或内插。在门控模式下,一个样本是每个CLK时ENI是断言。
输入使能并行数据输入总线B.低电平有效。该引脚使输入到零件在两种模式之一,
门或内插。在门控模式下,一个样本是每个CLK时ENI是断言。
输入使能并行数据输入总线C.低电平有效。该引脚使输入到零件中的两个一
模式,门控或内插。在门控模式下,一个样本是每个CLK时ENI是断言。
输入使能并行数据输入总线D.低电平有效。该引脚使输入到零件中的两个一
模式,门控或内插。在门控模式下,一个样本是每个CLK时ENI是断言。
-
-
-
正电源电压(核心) , 2.5V
±0.125
正电源电压( I / O) , 3.3V
±0.165
地面上, 0V 。
TYPE
描述
SYNCI0
SYNCI1
SYNCI2
I
I
I
4
FN6013.3
2007年7月13日
ISL5216
引脚说明
名字
SYNCI3
SYNCO
I
O
(续)
描述
同步输入信号通道3相同的功能SYNCI但只能连接到信道3。该引脚
在内部拉低以使其悬空。
同步输出信号。多个ISL5216或HSP50216设备的处理可以是
通过捆绑的SYNCO从一个ISL5216设备(主设备)来的SYNCI同步所有
ISL5216 / HSP50216设备(主站和从站) 。
复位信号。低电平有效。断言复位将停止所有处理,并设置某些寄存器为默认值。
TYPE
RESET
JTAG
TDO
TDI
TMS
TCLK
TRST
输出
SD1A
I
O
I
I
I
I
测试数据输出
在测试数据。包含内部弱上拉。
测试模式选择。包含内部弱上拉。
测试时钟。包含内部弱上拉了下来。
测试复位。低电平有效。包含内部弱上拉了下来。
O
串行数据输出1A 。一个串行数据流输出,可进行编程,以包括I1的,Q1, I2 ,Q2
幅度,相位,频率( DΦ / dt的) , AGC增益,和/或零点。另外,从通道0 , 1数据输出,2个
和图3可被多路复用成一个共同的串行输出数据流。信息可以在一个被测序
可编程序。
见串行数据输出格式部分和微处理器接口部分。
串行数据输出2A 。这个输出被提供作为辅助输出为串行数据输出1A到数据路由到
第二个目的地或输出两个词同时获得更高的采样率。 SD2A具有相同的
可编程的SD1A除了浮动点格式无效。
见串行数据输出格式
部分和微处理器接口部分。
串行数据输出1B 。见说明SD1A 。
串行数据输出2B 。见说明SD2A 。
串行数据输出1C 。见说明SD1A 。
串行数据输出2C 。见说明SD2A 。
串行数据输出1D 。见说明SD1A 。
串行数据输出2D 。见说明SD2A 。
串行输出时钟。可以被编程为在1 , 1/2,1/4 , 1/8或1/16倍的时钟频率。该
SCLK的极性是可编程的。
串行数据输出1A同步信号。这个信号被用于指示一个数据字和/或数据帧的开始。
SYNCA的极性和位置是可编程的。
串行数据输出1B同步信号。这个信号被用于指示一个数据字和/或数据帧的开始。
SYNCB的极性和位置是可编程的。
串行数据输出1C同步信号。这个信号被用于指示一个数据字和/或数据帧的开始。
SYNCC的极性和位置是可编程的。
串行数据输出1D同步信号。这个信号被用于指示一个数据字和/或数据帧的开始。
SYNCD的极性和位置是可编程的。
SD2A
O
SD1B
SD2B
SD1C
SD2C
SD1D
SD2D
SCLK
SYNCA
SYNCB
SYNCC
SYNCD
O
O
O
O
O
O
O
O
O
O
O
微处理器接口
P(15:0)
ADD ( 2 : 0 )
WR
or
DSTRB
I / O
I
I
微处理器接口的数据总线。
见微处理器接口部分。
P15是MSB。
微处理器接口地址总线。 ADD2是MSB。
见微处理器接口部分。
注: ADD2
使用,但指定用于将来扩展。
微处理器接口或写入数据选通信号。当微处理器接口模式控制,
μP
模式,是一个低的数据传输(从任一P( 15:0 )到内部写保持寄存器或从内部写
当CE置位保持寄存器到指定的目标寄存器)发生在低到WR的高转换
(低) 。当
μP
模式控制这个高输入功能作为数据读/写选通。在本模式中使用
RD / WR低的数据传输(从任一P( 15:0 )到内部写保持寄存器或从内部写
保持寄存器到指定的目标寄存器)发生在低数据选通高过渡。与RD / WR
高从指定的地址中的数据被放置在P( 15:0 )时,数据选通为低电平。
见微处理器
接口部分。
5
FN6013.3
2007年7月13日
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    地址:深圳市福田区振兴路156号上步工业区405栋3层

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