IS61SP6464
64K ×64同步
管道静态RAM
特点
快速存取时间：
- 133 ， 117 ， 100 MHz的; 6纳秒（ 83 MHz）的;
7纳秒（ 75 MHz）的; 8纳秒（ 66兆赫）
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和
控制
奔腾或线性突发序列控制
使用MODE输入
五个芯片使简单的深度扩张
和地址流水线
常见的数据输入和数据输出
通过ZZ输入断电控制
JEDEC 128引脚TQFP 14毫米X 20毫米
包
+ 3.3V单电源供电
在上电时控制引脚模式：
- 模式的交错突发模式
- ZZ在正常操作模式
这些控制引脚可以连接到GND
Q
或V
CCQ
改变自己的电状态
ISSI
2001年4月
描述
该
ISSI
IS61SP6464是一种高速，低功耗的同步的
知性静态RAM设计为提供一个可破裂的，高
性能，为的i486 ，奔腾二级缓存，
680X0 和PowerPC 微处理器。它的组织结构
为65,536字64位，与制作
ISSI
先进
CMOS技术。该器件集成了一个2位的突发计数器，
高速SRAM的核心，和高驱动能力输出到
一个单片电路。所有同步输入通过
由一个正边沿触发的单时钟控制寄存器
输入。
写周期是内部自定时的，由发起
时钟输入的上升沿。写周期可以是从1到
8字节宽的写控制输入作为控制。
单独的字节使能允许写入单个字节。
BW1
控制I / 01 -I / O8 ，
BW2
控制I / O9 -I / O16 ，
BW3
CON-
trols I / O17 -I / O24 ，
BW4
控制I / O25 -I / O32 ，
BW5
控制
I/O33-I/O40,
BW6
控制I / O41 -I / O48 ，
BW7
控制I / O49-
I/O56,
BW8
控制I / O57 -I / O64 ，通过调节
BWE
存在
低。一个低电平
GW
输入会引起将要写入的所有字节。
连发可以启动或者
ADSP
（地址状态
处理器）或
ADSC
（地址状态缓存控制器）输入
销。随后的脉冲串地址可以产生互
应受由IS61SP6464和由受控
ADV
（突发
地址提前）输入引脚。
异步信号包括输出使能（OE ） ，休眠模式
输入（ ZZ） ，和突发模式输入（模式） 。在高输入
ZZ脚放SRAM在掉电状态。当ZZ是
拉低（或无连接） ， SRAM的正常运行
之后的唤醒期间。低投入，即， GND
Q
， ON模式
引脚选择线性突发。 A V
CCQ
（或无连接）上的MODE
引脚选择交错突发。
ISSI保留随时更改其产品在任何时候，恕不另行通知，以改进设计和提供最好的产品的权利。我们假设任何不承担责任
它可能出现在本出版物中的错误。 版权所有2001年，集成的芯片解决方案，公司
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
04/17/01
1
IS61SP6464
框图
ISSI
模式
Q0
A0'
CLK
CLK
A0
二进制
计数器
ADV
ADSC
ADSP
CE
CLR
Q1
A1'
A1
64K ×64
内存
ARRAY
14
16
A15-A0
16
D
Q
地址
注册
CE
CLK
64
64
GW
BWE
BW8
D
Q
DQ57-DQ64
字节写
注册
CLK
D
BW1
Q
DQ8-DQ1
字节写
注册
CLK
CE
CE2
CE2
CE3
CE3
D
Q
8
启用
注册
CE
CLK
输入
注册
CLK
产量
注册
CLK
OE
64
DATA [ 64 ：1]
D
Q
启用
延迟
注册
CLK
OE
2
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
04/17/01
IS61SP6464
引脚配置
128引脚TQFP
VCCQ
CE3
CE2
CE3
CE2
GND
VCC
CE
BW8
BW7
BW6
BW5
OE
CLK
BWE
GW
BW4
BW3
GND
VCC
BW2
BW1
ADSC
ADSP
ADV
GNDQ
ISSI
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
GNDQ
I / O
33
I / O
34
I / O
35
I / O
36
I / O
37
I / O
38
I / O
39
I / O
40
I / O
41
I / O
42
I / O
43
VCCQ
GNDQ
I / O
44
I / O
45
I / O
46
I / O
47
I / O
48
I / O
49
I / O
50
I / O
51
I / O
52
I / O
53
VCCQ
GNDQ
I / O
54
I / O
55
I / O
56
I / O
57
I / O
58
I / O
59
I / O
60
I / O
61
I / O
62
I / O
63
I / O
64
VCCQ
引脚说明
A0-A15
CLK
ADSP
ADSC
ADV
BW1-BW8
BWE
GW
CE，
CE2,
CE2,
CE3,
CE3
OE
地址输入
时钟
处理器地址状态
控制器地址状态
突发地址进展
同步字节写使能
字节写使能
全局写使能
同步芯片使能
OUTPUT ENABLE
NC
GND
Q
I/O1-I/O64
ZZ
模式
V
CC
GND
V
CCQ
数据输入/输出
睡眠模式
突发序列模式
+ 3.3V电源
地
隔离输出缓冲器供应：
+3.3V
无连接
隔离输出缓冲地
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
04/17/01
GNDQ
NC
模式
A15
A14
A13
VCC
GND
A12
A11
A10
A9
A8
NC
A7
A6
A5
A4
A3
VCC
GND
A2
A1
A0
ZZ
VCCQ
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
VCCQ
I / O
32
I / O
31
I / O
30
I / O
29
I / O
28
I / O
27
I / O
26
I / O
25
I / O
24
I / O
23
I / O
22
GNDQ
VCCQ
I / O
21
I / O
20
I / O
19
I / O
18
I / O
17
I / O
16
I / O
15
I / O
14
I / O
13
I / O
12
GNDQ
VCCQ
I / O
11
I / O
10
I / O
9
I / O
8
I / O
7
I / O
6
I / O
5
I / O
4
I / O
3
I / O
2
I / O
1
GNDQ
3
IS61SP6464
真值表
手术
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，开始突发
读周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
写周期，暂停突发
写周期，暂停突发
地址
二手
CE3
无
无
无
无
无
无
无
无
无
外
外
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
X
L
X
X
X
L
X
X
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
CE2
X
X
L
X
X
X
L
X
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
CE3
X
X
X
H
X
X
X
H
X
L
L
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
CE2
X
X
X
X
H
X
X
X
H
L
L
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
CE
H
L
L
L
L
L
L
L
L
L
L
L
L
L
X
X
H
H
X
H
X
X
H
H
X
H
ADSP ADSC写ADV
X
L
L
L
L
H
H
H
H
L
L
H
H
H
H
H
X
X
H
X
H
H
X
X
H
X
L
X
X
X
X
L
L
L
L
X
X
L
L
L
H
H
H
H
H
H
H
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
L
H
H
H
H
H
H
L
L
H
H
H
H
L
L
ISSI
OE
CLK
X
X
X
X
X
X
X
X
X
L
H
X
L
H
L
H
L
H
X
X
L
H
L
H
X
X
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
I / O
高-Z
高-Z
高-Z
高-Z
高-Z
高-Z
高-Z
高-Z
高-Z
DOUT
高-Z
DIN
DOUT
高-Z
DOUT
高-Z
DOUT
高-Z
DIN
DIN
DOUT
高-Z
DOUT
高-Z
DIN
DIN
注意事项：
1.除非所有输入
OE
必须满足建立和保持时间的时钟（ CLK ）的低到高的转变。
2.等待状态，暂停爆裂插入。
3， X表示不关心。
写= L
是指任何一个或多个字节的写使能信号（ BW1 - BW8 ）和
BWE
不足或
GW
是低的。
写= H
意味着所有的字节写使能信号为高。
4.下列读操作写操作，
OE
输入数据所需的建立时间和保持高电平之前，必须为高电平
整个输入数据保持时间。
5.
ADSP
LOW总是在启动时钟的由低到高边缘的内部读。进行写操作，通过设置一个或多个执行
字节写使能信号，
BWE
或低
GW
低为时钟的后续L-H边缘。
4
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
04/17/01
IS61SP6464
异步真值表
手术
流水线
读
流水线
读
写
写
DESELECT
睡觉
ZZ
L
L
L
L
L
H
OE
ISSI
I / O状态
DOUT
高-Z
高-Z
DIN
高-Z
高-Z
L
H
L
H
X
X
写真值表
手术
读
读
写的所有字节
写的所有字节
写字节1
写字节2
写字节3
写字节4
写字节5
写字节6
写字节7
写字节8
GW
H
H
H
L
H
H
H
H
H
H
H
H
BWE
H
L
L
X
L
L
L
L
L
L
L
L
BW8
X
H
L
X
H
H
H
H
H
H
H
L
BW7
X
H
L
X
H
H
H
H
H
H
L
H
BW6
X
H
L
X
H
H
H
H
H
L
H
H
BW5
X
H
L
X
H
H
H
H
L
H
H
H
BW4
X
H
L
X
H
H
H
L
H
H
H
H
BW3
X
H
L
X
H
H
L
H
H
H
H
H
BW2
X
H
L
X
H
L
H
H
H
H
H
H
BW1
X
H
L
X
L
H
H
H
H
H
H
H
交错突发地址表
（ MODE = V
CC
或无连接）
外部地址
A1 A0
00
01
10
11
第一个突发地址
A1 A0
01
00
11
10
第二届突发地址
A1 A0
10
11
00
01
第三突发地址
A1 A0
11
10
01
00
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
04/17/01
5
IS61SP6464
64K ×64同步
管道静态RAM
特点
快速存取时间：
- 117 ， 100 MHz的; 6纳秒（ 83 MHz）的;
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和
控制
奔腾或线性突发序列控制
使用MODE输入
五个芯片使简单的深度扩张
和地址流水线
常见的数据输入和数据输出
通过ZZ输入断电控制
JEDEC 128引脚TQFP 14毫米X 20毫米
包
+ 3.3V单电源供电
在上电时控制引脚模式：
- 模式的交错突发模式
- ZZ在正常操作模式
这些控制引脚可以连接到GND
Q
或V
CCQ
改变自己的电状态
ISSI
2002年2月
描述
该
ISSI
IS61SP6464是一种高速，低功耗的同步的
知性静态RAM设计为提供一个可破裂的，高
性能，为的i486 ，奔腾二级缓存，
680X0 和PowerPC 微处理器。它的组织结构
为65,536字64位，与制作
ISSI
先进
CMOS技术。该器件集成了一个2位的突发计数器，
高速SRAM的核心，和高驱动能力输出到
一个单片电路。所有同步输入通过
由一个正边沿触发的单时钟控制寄存器
输入。
写周期是内部自定时的，由发起
时钟输入的上升沿。写周期可以是从1到
8字节宽的写控制输入作为控制。
单独的字节使能允许写入单个字节。
BW1
控制I / 01 -I / O8 ，
BW2
控制I / O9 -I / O16 ，
BW3
CON-
trols I / O17 -I / O24 ，
BW4
控制I / O25 -I / O32 ，
BW5
控制
I/O33-I/O40,
BW6
控制I / O41 -I / O48 ，
BW7
控制I / O49-
I/O56,
BW8
控制I / O57 -I / O64 ，通过调节
BWE
存在
低。一个低电平
GW
输入会引起将要写入的所有字节。
连发可以启动或者
ADSP
（地址状态
处理器）或
ADSC
（地址状态缓存控制器）输入
销。随后的脉冲串地址可以产生互
应受由IS61SP6464和由受控
ADV
（突发
地址提前）输入引脚。
异步信号包括输出使能（OE ） ，休眠模式
输入（ ZZ） ，和突发模式输入（模式） 。在高输入
ZZ脚放SRAM在掉电状态。当ZZ是
拉低（或无连接） ， SRAM的正常运行
之后的唤醒期间。低投入，即， GND
Q
， ON模式
引脚选择线性突发。 A V
CCQ
（或无连接）上的MODE
引脚选择交错突发。
ISSI保留随时更改其产品在任何时候，恕不另行通知，以改进设计和提供最好的产品的权利。我们假设任何不承担责任
它可能出现在本出版物中的错误。 版权所有2001年，集成的芯片解决方案，公司
集成的芯片解决方案，公司 - 1-800-379-4774
版本B
02/01/02
1
IS61SP6464
框图
ISSI
模式
Q0
A0'
CLK
CLK
A0
二进制
计数器
ADV
ADSC
ADSP
CE
CLR
Q1
A1'
A1
64K ×64
内存
ARRAY
14
16
A15-A0
16
D
Q
地址
注册
CE
CLK
64
64
GW
BWE
BW8
D
Q
DQ57-DQ64
字节写
注册
CLK
D
BW1
Q
DQ8-DQ1
字节写
注册
CLK
CE
CE2
CE2
CE3
CE3
D
Q
8
启用
注册
CE
CLK
输入
注册
CLK
产量
注册
CLK
OE
64
DATA [ 64 ：1]
D
Q
启用
延迟
注册
CLK
OE
2
集成的芯片解决方案，公司 - 1-800-379-4774
版本B
02/01/02
IS61SP6464
引脚配置
128引脚TQFP
VCCQ
CE3
CE2
CE3
CE2
GND
VCC
CE
BW8
BW7
BW6
BW5
OE
CLK
BWE
GW
BW4
BW3
GND
VCC
BW2
BW1
ADSC
ADSP
ADV
GNDQ
ISSI
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
GNDQ
I / O
33
I / O
34
I / O
35
I / O
36
I / O
37
I / O
38
I / O
39
I / O
40
I / O
41
I / O
42
I / O
43
VCCQ
GNDQ
I / O
44
I / O
45
I / O
46
I / O
47
I / O
48
I / O
49
I / O
50
I / O
51
I / O
52
I / O
53
VCCQ
GNDQ
I / O
54
I / O
55
I / O
56
I / O
57
I / O
58
I / O
59
I / O
60
I / O
61
I / O
62
I / O
63
I / O
64
VCCQ
引脚说明
A0-A15
CLK
ADSP
ADSC
ADV
BW1-BW8
BWE
GW
CE，
CE2,
CE2,
CE3,
CE3
OE
地址输入
时钟
处理器地址状态
控制器地址状态
突发地址进展
同步字节写使能
字节写使能
全局写使能
同步芯片使能
OUTPUT ENABLE
NC
GND
Q
I/O1-I/O64
ZZ
模式
V
CC
GND
V
CCQ
数据输入/输出
睡眠模式
突发序列模式
+ 3.3V电源
地
隔离输出缓冲器供应：
+3.3V
无连接
隔离输出缓冲地
集成的芯片解决方案，公司 - 1-800-379-4774
版本B
02/01/02
GNDQ
NC
模式
A15
A14
A13
VCC
GND
A12
A11
A10
A9
A8
NC
A7
A6
A5
A4
A3
VCC
GND
A2
A1
A0
ZZ
VCCQ
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
VCCQ
I / O
32
I / O
31
I / O
30
I / O
29
I / O
28
I / O
27
I / O
26
I / O
25
I / O
24
I / O
23
I / O
22
GNDQ
VCCQ
I / O
21
I / O
20
I / O
19
I / O
18
I / O
17
I / O
16
I / O
15
I / O
14
I / O
13
I / O
12
GNDQ
VCCQ
I / O
11
I / O
10
I / O
9
I / O
8
I / O
7
I / O
6
I / O
5
I / O
4
I / O
3
I / O
2
I / O
1
GNDQ
3
IS61SP6464
真值表
手术
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，开始突发
读周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
写周期，暂停突发
写周期，暂停突发
地址
二手
CE3
无
无
无
无
无
无
无
无
无
外
外
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
X
L
X
X
X
L
X
X
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
CE2
X
X
L
X
X
X
L
X
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
CE3
X
X
X
H
X
X
X
H
X
L
L
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
CE2
X
X
X
X
H
X
X
X
H
L
L
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
CE
H
L
L
L
L
L
L
L
L
L
L
L
L
L
X
X
H
H
X
H
X
X
H
H
X
H
ADSP ADSC写ADV
X
L
L
L
L
H
H
H
H
L
L
H
H
H
H
H
X
X
H
X
H
H
X
X
H
X
L
X
X
X
X
L
L
L
L
X
X
L
L
L
H
H
H
H
H
H
H
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
L
H
H
H
H
H
H
L
L
H
H
H
H
L
L
ISSI
OE
CLK
X
X
X
X
X
X
X
X
X
L
H
X
L
H
L
H
L
H
X
X
L
H
L
H
X
X
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
I / O
高-Z
高-Z
高-Z
高-Z
高-Z
高-Z
高-Z
高-Z
高-Z
DOUT
高-Z
DIN
DOUT
高-Z
DOUT
高-Z
DOUT
高-Z
DIN
DIN
DOUT
高-Z
DOUT
高-Z
DIN
DIN
注意事项：
1.除非所有输入
OE
必须满足建立和保持时间的时钟（ CLK ）的低到高的转变。
2.等待状态，暂停爆裂插入。
3， X表示不关心。
写= L
是指任何一个或多个字节的写使能信号（ BW1 - BW8 ）和
BWE
不足或
GW
是低的。
写= H
意味着所有的字节写使能信号为高。
4.下列读操作写操作，
OE
输入数据所需的建立时间和保持高电平之前，必须为高电平
整个输入数据保持时间。
5.
ADSP
LOW总是在启动时钟的由低到高边缘的内部读。进行写操作，通过设置一个或多个执行
字节写使能信号，
BWE
或低
GW
低为时钟的后续L-H边缘。
4
集成的芯片解决方案，公司 - 1-800-379-4774
版本B
02/01/02
IS61SP6464
异步真值表
手术
流水线
读
流水线
读
写
写
DESELECT
睡觉
ZZ
L
L
L
L
L
H
OE
ISSI
I / O状态
DOUT
高-Z
高-Z
DIN
高-Z
高-Z
L
H
L
H
X
X
写真值表
手术
读
读
写的所有字节
写的所有字节
写字节1
写字节2
写字节3
写字节4
写字节5
写字节6
写字节7
写字节8
GW
H
H
H
L
H
H
H
H
H
H
H
H
BWE
H
L
L
X
L
L
L
L
L
L
L
L
BW8
X
H
L
X
H
H
H
H
H
H
H
L
BW7
X
H
L
X
H
H
H
H
H
H
L
H
BW6
X
H
L
X
H
H
H
H
H
L
H
H
BW5
X
H
L
X
H
H
H
H
L
H
H
H
BW4
X
H
L
X
H
H
H
L
H
H
H
H
BW3
X
H
L
X
H
H
L
H
H
H
H
H
BW2
X
H
L
X
H
L
H
H
H
H
H
H
BW1
X
H
L
X
L
H
H
H
H
H
H
H
交错突发地址表
（ MODE = V
CC
或无连接）
外部地址
A1 A0
00
01
10
11
第一个突发地址
A1 A0
01
00
11
10
第二届突发地址
A1 A0
10
11
00
01
第三突发地址
A1 A0
11
10
01
00
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版本B
02/01/02
5
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