IS61NLP25636A/IS61NVP25636A
IS61NLP51218A/IS61NVP51218A
256K ×36和512K ×18
9MB ，管道“不等待”状态BUS
SRAM
特点
总线利用率100 ％的
无之间的读写等待周期
内部自定时写周期
单个字节写入控制
单R / W （读/写）控制引脚
时钟控制，注册地址，
数据和控制
交错或线性突发序列控制使用
MODE INPUT
三个芯片使简单的深度扩张
和地址流水线
·掉电模式
常见的数据输入和数据输出
CKE
引脚使能时钟和暂停操作
JEDEC 100引脚TQFP ， 165引脚PBGA和119-
引脚PBGA封装
- 电源：
NVP ： V
DD
2.5V (± 5%), V
DDQ
2.5V (± 5%)
NLP ： V
DD
3.3V (± 5%), V
DDQ
3.3V/2.5V (± 5%)
JTAG边界扫描的PBGA封装
工业应用温度
无铅可
ISSI
2006年6月
描述
9梅格“ NLP / NVP ”产品系列功能的高速，
低功耗的同步静态RAM设计提供
一个破裂的，高性能的， “不等待”状态，设备
网络和通信应用。他们是
组织为256K字由36位和512K字18
位，与制作
ISSI
先进的CMOS技术。
结合了“不等待”状态的功能，等待周期
淘汰时读取总线开关来写，或者
写阅读。该器件集成了一个2位的突发计数器，
高速SRAM的核心，和高驱动能力输出
在一个单片电路。
所有同步输入通过寄存器控制
由一个正边沿触发的单时钟输入。操作
可以暂停所有的同步输入忽视
当时钟使能，
CKE
为HIGH 。在这种状态下，内部
器件将保持其先前的值。
所有的读，写和取消的周期由发起
ADV输入。当ADV是HIGH内部爆裂
计数器递增。新的外部地址可以是
加载时ADV低。
写周期是内部自定时的，由发起
并且当所述时钟输入的上升沿
WE
是低的。
单独的字节使能允许写入单个字节。
突发模式引脚（ MODE ）定义了一阵的顺序
序列。当为高电平时，交错突发序列
被选中。当连接到低电平，线性突发序列是
选择。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
-250
2.6
4
250
-200
3.1
5
200
单位
ns
ns
兆赫
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版本B
06/27/06
1
IS61NLP25636A/IS61NVP25636A
IS61NLP51218A/IS61NVP51218A
框图
ISSI
×36 ： A [ 0:17 ]或
×18 ： A [ 0:18 ]
地址
注册
A2 - A17和A2- A18
256Kx36;
512Kx18
存储阵列
模式
A0-A1
BURST
地址
计数器
A'0-A'1
K
数据在
注册
CLK
CKE
CE
CE2
CE2
ADV
WE
BW =
X
OE
ZZ
控制
逻辑
K
写
地址
注册
写
地址
注册
K
数据在
注册
}
控制
注册
控制
逻辑
K
产量
注册
卜FF器
（ X = A ，B，C ， d或一，二）
36或18
DQX / DQPx
2
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版本B
06/27/06
IS61NLP25636A/IS61NVP25636A
IS61NLP51218A/IS61NVP51218A
ISSI
底部视图
165球13毫米× 15毫米BGA
1毫米球间距， 11 ×15阵列球
底部视图
119球，有14毫米× 22毫米BGA
1毫米球间距， 7 ×17球阵列
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版本B
06/27/06
3
IS61NLP25636A/IS61NVP25636A
IS61NLP51218A/IS61NVP51218A
引脚配置 - 256K
X
36 ， 165引脚PBGA （ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DQPc
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
DQPd
NC
模式
2
A
A
NC
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
NC
NC
NC
3
CE
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWC
BWD
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
5
BWB
BWA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE2
CLK
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
A1*
A0*
7
CKE
WE
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
8
ADV
OE
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
9
A
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
ISSI
10
A
A
NC
DQB
DQB
DQB
DQB
NC
DQA
DQA
DQA
DQA
NC
A
A
11
NC
NC
DQPb
DQB
DQB
DQB
DQB
ZZ
DQA
DQA
DQA
DQA
DQPa
NC
A
注意：
A0和A1是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
引脚说明
符号
A
A0, A1
ADV
WE
CLK
CKE
BWX
（ X = A -d）中
OE
ZZ
引脚名称
地址输入
同步突发地址输入
同步突发地址前进/
负载
同步读/写控制
输入
同步时钟
时钟使能
V
SS
同步字节写输入
OUTPUT ENABLE
功耗的睡眠模式
模式
TCK ， TDI
TDO ， TMS
V
DD
NC
DQX
DQPx
V
DDQ
突发顺序选择
JTAG管脚
3.3V / 2.5V电源
无连接
数据输入/输出
奇偶校验数据的I / O
隔离输出电源
3.3V/2.5V
地
CE， CE2 ，
CE2同步芯片使能
4
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版本B
06/27/06
IS61NLP25636A/IS61NVP25636A
IS61NLP51218A/IS61NVP51218A
119引脚PBGA封装配置
1
2
3
ISSI
256K ×36 （ TOP VIEW ）
4
5
6
7
A
B
C
D
E
F
V
DDQ
NC
NC
DQC
DQC
V
DDQ
DQC
DQC
V
DDQ
DQD
DQD
V
DDQ
DQD
DQD
NC
NC
V
DDQ
A
CE2
A
DQPc
DQC
DQC
DQC
DQC
V
DD
DQD
DQD
DQD
DQD
DQPd
A
NC
TMS
A
A
A
V
SS
V
SS
V
SS
BWC
V
SS
NC
V
SS
BWD
V
SS
V
SS
V
SS
模式
A
TDI
NC
ADV
V
DD
NC
CE
OE
A
WE
V
DD
CLK
NC
CKE
A
1
*
A
0
*
V
DD
A
TCK
A
A
A
VSS
VSS
VSS
BWB
VSS
NC
VSS
BWA
VSS
VSS
VSS
NC
A
TDO
A
CE2
A
DQPb
DQB
DQB
DQB
DQB
V
DD
DQA
DQA
DQA
DQA
DQPa
A
NC
NC
V
DDQ
NC
NC
DQB
DQB
V
DDQ
DQB
DQB
V
DDQ
DQA
DQA
V
DDQ
DQA
DQA
NC
ZZ
V
DDQ
G
H
J
K
L
M
N
P
R
T
U
注意：
A0和A1是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
引脚说明
符号
A
A0, A1
ADV
WE
CLK
CKE
CE
CE2
CE2
BWX
（ X = A -d）中
引脚名称
地址输入
同步突发地址输入
同步突发地址前进/
负载
同步读/写控制输入
同步时钟
时钟使能
同步芯片选择
同步芯片选择
同步芯片选择
同步字节写输入
OE
ZZ
模式
TCK ， TDO
TMS ， TDI
V
DD
V
SS
NC
DQA - DQD
DQPa钯
V
DDQ
OUTPUT ENABLE
功耗的睡眠模式
突发顺序选择
JTAG管脚
电源
地
无连接
数据输入/输出
奇偶校验数据的I / O
输出电源
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版本B
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