IS61VPD51236A IS61VPD102418A
IS61LPD51236A IS61LPD102418A
512K ×36 ， 1024K ×18
18MB同步流水式，
双循环DESELECT静态RAM
ISSI
2006年2月
特点
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和
控制
使用MODE输入突发顺序控制
三个芯片使能选项进行简单的深度
扩展和地址流水线
常见的数据输入和数据输出
取消选择时自动掉电
双循环取消
在间歇模式来减少功耗待机
JTAG边界扫描的PBGA封装
电源
LPD ： V
DD
3.3V + 5%, V
DDQ
3.3V/2.5V + 5%
VPD ： V
DD
2.5V + 5%, V
DDQ
2.5V + 5%
JEDEC 100引脚TQFP和165引脚PBGA
包
无铅可
描述
该
ISSI
IS61LPD / VPD51236A和IS61LPD /
VPD102418A是高速，低功耗的静态同步
RAM的设计，提供可破裂，高性能存储器
通信和网络应用。该
IS61LPD / VPD51236A由36组织为524,288字
位，并且IS61LPD / VPD102418A被组织为
1,048,576字由18位。与制造
ISSI
的AD-
vanced CMOS技术，器件集成了一个2位的
突发计数器，高速SRAM的芯，和高驱动capa-
相容性输出到一个单片电路。所有同步的
理性投入穿过由正性控制寄存器
边沿触发的单时钟输入。
写周期是内部自定时的，由发起
时钟输入的上升沿。写周期可以是一到四
字节宽的写控制输入作为控制。
单独的字节使能允许写入单个字节。
通过使用字节进行字节写入操作
写使能（ BWE ）的输入相结合的一个或多个
单个字节的写信号（ BWX ） 。此外，全球
写（ GW ）可用于编写所有字节在同一时间，
不管字节写控制。
连发可以启动或者
ADSP
（地址状态
处理器）或
ADSC
（地址状态缓存控制器）
输入引脚。可生成后续的脉冲串地址
内部和由受控
ADV
（突发地址
提前）输入引脚。
在模式引脚用于选择该串序列顺序，
当该引脚连接到低电平线性脉冲串来实现的。
当该引脚为高电平或交错突发实现
悬空。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
250
2.6
4
250
200
3.1
5
200
单位
ns
ns
兆赫
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所产生的本文所述的任何信息，产品或服务的使用或应用。建议客户依赖于任何之前获得此设备规范的最新版本
公布的信息及订货产品之前。
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版本B
02/03/06
1
IS61VPD51236A ， IS61VPD102418A ， IS61LPD51236A ， IS61LPD102418A
框图
模式
Q0
A0'
ISSI
CLK
CLK
A0
二进制
计数器
ADV
ADSC
ADSP
CE
CLR
Q1
A1'
A1
512Kx36;
1024Kx18
存储阵列
17/18
19/20
Q
19/20
A
D
地址
注册
CE
CLK
36,
或18
36,
或18
GW
BWE
BWD
(x36)
DQD
字节写
注册
CLK
D
Q
BWC
(x36)
DQC
Q
字节写
注册
CLK
D
BWB
(x36/x18)
DQB
字节写
注册
CLK
D
Q
BWA
(x36/x18)
DQA
Q
字节写
注册
CLK
D
CE
CE2
CE2
D
Q
4
启用
注册
CE
CLK
输入
注册
CLK
产量
注册
CLK
OE
36,
或18
DQA - DQD
D
Q
启用
延迟
注册
CLK
OE
2
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版本B
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IS61VPD51236A ， IS61VPD102418A ， IS61LPD51236A ， IS61LPD102418A
ISSI
165引脚BGA
165球， 13x15毫米BGA
1毫米球间距， 11×15阵列球
底部视图
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版本B
02/03/06
3
IS61VPD51236A ， IS61VPD102418A ， IS61LPD51236A ， IS61LPD102418A
ISSI
11
NC
NC
DQPb
DQB
DQB
DQB
DQB
ZZ
DQA
DQA
DQA
DQA
DQPa
A
A
165 PBGA封装引脚配置
512K
X
36 （ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DQPc
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
DQPd
NC
模式
2
A
A
NC
DQC
DQC
DQC
DQC
VSS
DQD
DQD
DQD
DQD
NC
NC
NC
3
CE
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWC
BWD
VSS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
VSS
A
A
5
BWB
BWA
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
TDI
TMS
6
CE2
CLK
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
A
1
*
A
0
*
7
BWE
GW
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
TDO
TCK
8
ADSC
OE
VSS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
VSS
A
A
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
DQB
DQB
DQB
DQB
NC
DQA
DQA
DQA
DQA
NC
A
A
注意：
* A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
引脚说明
符号
A
A0, A1
ADV
ADSP
ADSC
GW
CLK
CE
CE2
CE2
引脚名称
地址输入
同步突发地址输入
同步突发地址
ADVANCE
地址状态处理器
地址状态控制器
全局写使能
同步时钟
同步芯片选择
同步芯片选择
同步芯片选择
符号
BWE
OE
ZZ
模式
TCK ， TDO
TMS ， TDI
NC
DQA ， DQB
DQPa铅
V
DD
V
DDQ
VSS
引脚名称
字节写使能
OUTPUT ENABLE
功耗的睡眠模式
突发顺序选择
JTAG管脚
无连接
数据输入/输出
数据输入/输出
电源
输出电源
地
BWX
（ X = A，B ， C，D ）同步字节写
控制
4
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版本B
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IS61VPD51236A ， IS61VPD102418A ， IS61LPD51236A ， IS61LPD102418A
165 PBGA封装引脚配置
1M
X
18 （ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
DQB
DQB
DQB
DQB
DQPb
NC
模式
2
A
A
NC
DQB
DQB
DQB
DQB
VSS
NC
NC
NC
NC
NC
NC
NC
3
CE
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWB
NC
VSS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
VSS
A
A
5
NC
BWA
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
TDI
TMS
6
CE2
CLK
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
A
1
*
A
0
*
7
BWE
GW
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
TDO
TCK
8
ADSC
OE
VSS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
VSS
A
A
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
NC
NC
NC
NC
NC
DQA
DQA
DQA
DQA
NC
A
A
ISSI
11
A
NC
DQPa
DQA
DQA
DQA
DQA
ZZ
NC
NC
NC
NC
NC
A
A
注意：
* A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
引脚说明
符号
A
A0, A1
ADV
ADSP
ADSC
GW
CLK
CE
CE2
CE2
BWX
（ X = A ，二）
引脚名称
地址输入
同步突发地址输入
同步突发地址
ADVANCE
地址状态处理器
地址状态控制器
全局写使能
同步时钟
同步芯片选择
同步芯片选择
同步芯片选择
同步字节写
控制
符号
BWE
OE
ZZ
模式
TCK ， TDO
TMS ， TDI
NC
DQA ， DQB
DQPa铅
V
DD
V
DDQ
VSS
引脚名称
字节写使能
OUTPUT ENABLE
功耗的睡眠模式
突发顺序选择
JTAG管脚
无连接
数据输入/输出
数据输入/输出
电源
输出电源
地
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版本B
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