IS61LF102436A IS61VF102436A
IS61LF204818A IS61VF204818A
1M ×36 ， 2M ×18
36MB同步流通
静态RAM
特点
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和
控制
使用MODE输入突发顺序控制
三个芯片使能选项进行简单的深度expan-
锡安和地址流水线
常见的数据输入和数据输出
取消选择时自动掉电
单周期取消
贪睡模式来减少功耗待机
电源
LF ： V
dd
3.3V + 5%,
V
DDQ
3.3V/2.5V + 5%
VF ： V
dd
2.5V + 5%,
V
DDQ
2.5V + 5%
JEDEC 100引脚TQFP和165引脚PBGA封装
老少皆宜。
无铅可
2008年4月
描述
该
ISSI
IS61LF / VF102436A和IS61LF / VF204818A
是高速，低功耗的同步静态RAM DE-
签订了提供破裂的，高性能的内存
通信和网络应用。该IS61LF /
VF102436A is organized as 1,048,476 words by 36 bits.
该IS61LF / VF204818A由18组织为2M字
位。与制造
ISSI
先进的CMOS技术，
该器件集成了2位串计数器，高速
SRAM的核心，和高驱动能力输出到一个单一的
单片电路。所有同步输入通过
由一个正边沿触发的单控制寄存器
时钟输入。
写周期是内部自定时的，由发起
时钟输入的上升沿。写周期可以是一个
4个字节宽的写控制输入作为控制。
单独的字节使能允许写入单个字节。
通过使用字节写入字节进行写操作恩
能（ BWE ）的输入与一个或多个单独的
字节写信号（ BWX ） 。此外，全局写（ GW）的
适用于所有写字节在同一时间，无论
字节写操作控制。
连发可以与任何ADSP （地址状态启动
处理器）或ADSC （地址状态缓存控制器）
输入引脚。随后一阵地址可以则将产生
内部ated和由受控
ADV
（突发地址
提前）输入引脚。
在模式引脚用于选择该串序列顺序，
当该引脚连接到低电平线性脉冲串来实现的。之间
留下一阵实现时，该引脚接高电平或左
浮动。
快速访问时间
符号
t
kq
t
kc
参数
时钟存取时间
周期
频率】
-6.5
6.5
7.5
133
-7.5
7.5
8.5
117
单位
ns
ns
兆赫
2006集成芯片解决方案， Inc.保留所有权利。 ISSI公司保留更改本规范及其产品在任何时候没有合适的
通知。 ISSI承担因本文所述的任何信息，产品或服务的应用或使用不承担任何责任。建议客户获得lat-
该设备规范之前依靠任何公开信息，并把订单产品前EST版本。
集成的芯片解决方案，公司
版本B
04/17/08
1
IS61LF102436A IS61LF204818A
IS61VF102436A IS61VF204818A
框图
模式
CLK
CLK
Q0
A0
A0'
二进制
计数器
ADV
ADSC
ADSP
CE
CLR
Q1
A1
A1'
1Mx36;
2Mx18;
存储阵列
20/21
A
20/21
D
Q
18/19
地址
注册
CE
CLK
36,
或18
36,
或18
GW
BWE
BW （ a至d ）
X18 ： A，B
对x36 ： a至d
DQ （ a至d ）
字节写
注册
CLK
D
Q
CE
CE2
CE2
D
Q
2/4/8
启用
注册
CE
CLK
输入
注册
CLK
36,
或18
DQA - DQD
OE
ZZ
动力
下
OE
2
集成的芯片解决方案，公司
版本B
04/17/08
IS61LF102436A IS61LF204818A
IS61VF102436A IS61VF204818A
165引脚BGA
165-Ball, 13x15 mm BGA
底部视图
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版本B
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3
IS61LF102436A IS61LF204818A
IS61VF102436A IS61VF204818A
165 PBGA封装引脚配置
1M
x
36 （ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DQPc
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
DQPd
NC
模式？
2
A
A
NC
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
NC
NC
A
3
CE
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWC
BWD
VSS
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
VSS
A
A
5
BWB
BWA
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
NC
NC
6
CE2
CLK
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
A
1
*
A
0
*
7
BWE
GW
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
NC
NC
8
ADSC
OE
VSS
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
VSS
A
A
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
Nc
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
Nc
DQB
DQB
DQB
DQB
Nc
DQA
DQA
DQA
DQA
A
A
11
NC
NC
DQPb
DQB
DQB
DQB
DQB
ZZ
DQA
DQA
DQA
DQA
A
A
NC DQPa
注意：
* A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
（在评价）
引脚说明
符号
A
A0, A1
ADV
ADSP
ADSC
GW
CLK
CE， CE2 ，
CE2
引脚名称
地址输入
同步突发地址
输入
同步突发地址
提前。
地址状态处理器
地址状态控制器
全局写使能
同步时钟
同步芯片选择
符号
BWE
OE
ZZ
模式
NC
DQA - DQD
DQPa钯
V
dd
V
DDQ
VSS =
引脚名称
字节写使能
输出使能
功耗的睡眠模式
突发顺序选择
无连接
数据输入/输出
数据输入/输出
电源
输出电源
地
BWX （ X = A，B ， C，D ）
同步字节写
控制
4
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IS61LF102436A IS61LF204818A
IS61VF102436A IS61VF204818A
165 PBGA封装引脚配置
2M
x
18 （ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
DQB
DQB
DQB
DQB
DQPb
NC
模式？
2
A
A
NC
DQB
DQB
DQB
DQB
NC
NC
NC
NC
NC
NC
NC
A
3
CE
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWB
NC
VSS
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
VSS
A
A
5
NC
BWA
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
NC
NC
6
CE2
CLK
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
A
1
*
A
0
*
7
BWE
GW
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
NC
NC
8
ADSC
OE
VSS
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
VSS
A
A
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
Nc
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
Nc
NC
NC
NC
NC
Nc
DQA
DQA
DQA
DQA
NC
A
A
11
A
NC
DQPa
DQA
DQA
DQA
DQA
ZZ
Nc
Nc
Nc
Nc
NC
A
A
注意：
* A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
（在评价）
引脚说明
符号
A
A0, A1
ADV
ADSP
ADSC
GW
CLK
CE， CE2 ，
CE2
BWX （ X = A ，二）
引脚名称
地址输入
同步突发地址
输入
同步突发地址
提前。
地址状态处理器
地址状态控制器
全局写使能
同步时钟
同步芯片选择
同步字节写
控制
符号
BWE
OE
ZZ
模式
NC
DQA - DQD
DQPa钯
V
dd
V
DDQ
VSS =
引脚名称
字节写使能
输出使能
功耗的睡眠模式
突发顺序选择
无连接
数据输入/输出
数据输入/输出
电源
输出电源
地
集成的芯片解决方案，公司
版本B
04/17/08
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