Z9972
3.3V ， 125 MHz的，多输出零延迟缓冲器
特点
输出频率高达125 MHz
12时钟输出：频率可配置
350 ps的最大输出至输出偏斜
可配置的输出禁止
两个参考时钟输入动态切换
振荡器或晶体参考输入
扩展频谱兼容
无干扰的输出时钟转换
3.3V电源
与MPC972管脚兼容
工业温度范围： -40 ° C至+ 85°C
52引脚TQFP封装
表1.频率表
[1]
VCO_SEL FB_SEL2 FB_SEL1 FB_SEL0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
VCO
8x
12x
16x
20x
16x
24x
32x
40x
4x
6x
8x
10x
8x
12x
16x
20x
注意：
1， X =参考输入频率200兆赫＆ LT ; F
VCO
＆ LT ; 480兆赫。
框图
XIN
XOUT
VCO_SEL
PLL_EN
REF_SEL
Q
TCLK0
TCLK1
TCLK_SEL
FB_IN
Q
SYNC
FRZ
0
1
相
探测器
LPF
VCO
0
1
SYNC
FRZ
QA0
QA1
QA2
QA3
QB0
QB1
FB_SEL2
QB2
QB3
引脚配置
SELB1
SELB0
SELA1
SELA0
QA3
VDDC
QA2
VSS
QA1
VDDC
QA0
VSS
VCO_SEL
52 51 50 49 48 47 46 45 44 43 42 41 40
VSS
MR＃ / OE
SCLK
SDATA
FB_SEL2
PLL_EN
REF_SEL
TCLK_SEL
TCLK0
TCLK1
XIN
XOUT
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
VSS
QB0
VDDC
QB1
VSS
QB2
VDDC
QB3
FB_IN
VSS
Fb_out分别
VDDC
FB_SEL0
MR＃ / OE
POWER- ON
RESET
SELA(0,1)
SELB(0,1)
SELC(0,1)
FB_SEL(0,1)
SCLK
SDATA
INV_CLK
2
2
2
2
/4, /6, /8, /10
同步脉冲
数据发生器
Q
/2
0
1
Q
Q
/4, /6, /8, /12
/4, /6, /8, /10
/2, /4, /6, /8
Q
SYNC
FRZ
Z9972
QC0
QC1
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
QC2
QC3
Fb_out分别
14 15 16 17 18 19 20 21 22 23 24 25 26
SYNC
FB_SEL1
SYNC
VSS
QC0
VDDC
QC1
SELC0
SELC1
QC2
VDDC
QC3
VSS
INV_CLK
输出禁用
电路
12
赛普拉斯半导体公司
文件编号： 38-07088牧师* D
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年12月21日
Z9972
引脚说明
针
11
12
9
10
44, 46, 48, 50
32, 34, 36, 38
16, 18, 21, 23
29
名字
XIN
XOUT
TCLK0
TCLK1
QA（ 3：0 ）
QB （3 ：0）
QC（ 3：0 ）
Fb_out分别
VDDC
VDDC
VDDC
VDDC
PWR
I / O
I
O
I
I
O
O
O
O
PU
PU
TYPE
描述
振荡器输入。
连接到晶体。
振荡器输出。
连接到晶体。
外部参考/测试时钟输入。
外部参考/测试时钟输入。
时钟输出。
SEE
表2
频率的选择。
时钟输出。
SEE
表2
频率的选择。
时钟输出。
SEE
表2
频率的选择。
反馈时钟输出。
连接到FB_IN正常运行。该
分频比这个输出是由FB_SEL （ 2 0 ）设置。看
表1中。
旁路
延迟电容在此输出将控制输入参考/输出银行
相位关系。
同步脉冲输出。
此输出用于系统synchroni-
矩阵特殊积。输出脉冲的上升边缘与同步都上升
无论分频器的输出时钟的QA的边缘（ 0： 3）和QC （3 0）
选择比率。
PU
PU
PU
PU
PU
PU
PU
PU
PU
PU
频率选择输入。
这些输入选择在QA的分频比（ 0 ： 3 ）
输出。看
表2中。
频率选择输入。
这些输入选择在QB的分频比（ 0 ： 3 ）
输出。看
表2中。
频率选择输入。
这些输入选择在QC的分频比（ 0 ： 3 ）
输出。看
表2中。
反馈选择输入。
这些输入选择在Fb_out分别分频比
输出。看
表2中。
VCO分频器选择输入。
当置为低电平时，压控振荡器的输出除以
2.当设置为高，分频器被旁路。看
表1中。
反馈时钟输入。
连接到Fb_out分别用于访问的PLL 。
PLL使能输入。
当置为高电平，使能PLL 。而当
低电平时，锁相环（PLL）被旁路。
参考选择输入。
当高，晶体振荡器被选中。
而当低电平时，TCLK （0,1）是参考时钟。
TCLK选择输入。
当低， TCLK0选择和HIGH的时候
TCLK1选择。
主复位/输出使能输入。
当置为低电平，复位所有的
内部触发器，并禁止所有的输出。当拉
高，释放内部触发器的复位，使所有的
输出。
反转时钟输入。
设置为高电平时， QC （ 2,3 ）输出翻转。
当设定为低时，逆变器被旁路。
串行时钟输入。
时钟数据在SDATA到内部寄存器中。
串行数据输入。
输入数据被计时到内部寄存器，以
启用/禁用单个输出。这提供了电源的灵活性
管理。
3.3V电源的输出时钟缓冲器。
3.3V供电的PLL 。
共同点。
25
SYNC
VDDC
O
42, 43
40, 41
19, 20
5, 26, 27
52
31
6
7
8
2
SELA(1,0)
SELB(1,0)
SELC(1,0)
FB_SEL （2 ：0）
VCO_SEL
FB_IN
PLL_EN
REF_SEL
TCLK_SEL
MR＃ / OE
I
I
I
I
I
I
I
I
I
I
14
3
4
INV_CLK
SCLK
SDATA
I
I
I
PU
PU
PU
17, 22, 28,
33,37, 45, 49
13
1, 15, 24, 30,
35, 39, 47, 51
VDDC
[2]
VDD
[2]
VSS
注意：
2.旁路电容（ 0.1
F)
应放置在尽可能靠近每个正功率（ < 0.2 “）。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
文件编号： 38-07088牧师* D
第2 9
Z9972
描述
在Z9972具有集成PLL ，提供低偏移和
低抖动时钟输出的高性能微处理器。
四个输出三个独立的银行，以及一个
独立的PLL反馈输出， Fb_out分别提供例外
tional灵活性，可能的输出配置。该PLL是
确保稳定的操作给定的压控振荡器构成为
在200 MHz至480 MHz的运行。这允许一个宽范围
输出频率高达to125兆赫。
相位检测器输入的参考时钟进行比较的
外部反馈输入。正常工作时，所述外部
反馈输入， FB_IN ，被连接到所述反馈输出，
Fb_out分别。内部压控振荡器的输入端的倍数运行
基准时钟由FB_SEL设定（0 ：2）和VCO_SEL选择
输入（见
表1）。
VCO频率，然后分为
提供所需要的输出频率。这些分压器
拉美经济体系（ 0,1 ） ， SELB （ 0,1 ） ， SELC集（ 0,1）选择输入（见
表2）。
对于其中所述VCO需要在运行的情况下
相对低的频率，因此可能不能稳定，
断言VCO_SEL低通过2.该划分VCO频率
将保持所希望的输出的关系，但将提供
增强的PLL锁定范围。
在Z9972还能够提供反向输出时钟。
当INV_CLK被置为高电平， QC2和QC3输出
时钟反相。这些时钟可以被用作反馈
输出到Z9972或第二锁相环装置，以产生初
或晚期时钟的具体设计。这种反转不
影响输出至输出偏斜。
表2.频率选择输入
VCO_SEL
0
0
0
0
1
1
1
1
SELA1
0
0
1
1
0
0
1
1
SELA0
0
1
0
1
0
1
0
1
QA
VCO/8
VCO/12
VCO/16
VCO/24
VCO/4
VCO/6
VCO/8
VCO/12
SELB1
0
0
1
1
0
0
1
1
SELB0
0
1
0
1
0
1
0
1
QB
VCO/8
VCO/12
VCO/16
VCO/20
VCO/4
VCO/6
VCO/8
VCO/10
SELC1
0
0
1
1
0
0
1
1
SELC0
0
1
0
1
0
1
0
1
QC
VCO/4
VCO/8
VCO/12
VCO/16
VCO/2
VCO/4
VCO/6
VCO/8
无干扰的输出频率转换
习惯上，当输出缓冲器具有内部计数器
改变“对飞”他们会输出时钟周期：
1.包含短期或“侏儒”个时钟周期。这些时钟周期
在该周期（ S）的短周期比任一
旧的或新的频率，以它们被转换。
2.含有拉伸时钟周期。这些是在时钟周期
该周期（ S）的较长的周期比任老
或新的频率与它们正在转移。
此设备具体包括逻辑，以保证侏儒
和拉伸的时钟脉冲不发生，如果所述装置的逻辑
对下列任何或所有引脚电平变化“对飞”
而它的操作：拉美经济体系， SELB ， SELC和VCO_SEL 。
同步输出
[3]
在情况下，输出频率的关系都没有
彼此在SYNC输出提供的整数倍
信号系统同步。在Z9972监控
质量保证和质量控制的输出时钟之间的关系。它
提供了一种低启动脉冲，在时间的一个周期，一个周期
之前的QA和QC输出重合上升沿。
的持续时间和放置脉冲的依赖于
在QA和QC的输出频率较高。以下
时序图显示各种波形的同步
输出。
注意：。
3.同步输出定义为QA的所有可能组合和QC输出，即使在一些关系，较低频率的时钟可以
用作同步信号。
文件编号： 38-07088牧师* D
第3 9
Z9972
电源管理
各个输出使能/冻结Z9972的控制
允许用户执行独特的电源管理
计划到设计中。输出被停止在逻辑
“0”状态时的冻结控制位被激活。串行
输入寄存器包含一个可编程的冻结使能位
12的14个输出时钟。该QC0和Fb_out分别输出可
不能与串口冻结，这避免了任何潜在的锁
最多的情况应该的错误发生在串行加载
数据。当一个逻辑“0”编程的输出被冷冻并
当逻辑“ 1”写入启用。使能和冷冻
各个输出的工作是在这样一种方式，以消除
部分“侏儒”时钟的可能性。
串行输入寄存器是通过SDATA编程
可以通过写“0”输入启动位后跟随12 NRZ冻结
使能位。每个SDATA位的时间等于周期
自由运行SCLK信号。该SDATA被采样
个SCLK上升沿。
开始
位
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11
D0 - D3是控制位QA0 - QA3 ，分别
D4 - D7是控制位QB0 - QB3 ，分别
D8 - D10是控制位QC1 - QC3 ，分别
D11是控制位SYNC
图2. SDATA输入寄存器
文件编号： 38-07088牧师* D
第5 9
Z9972
3.3V ， 125 MHz的，多输出零延迟缓冲器
特点
输出频率高达125 MHz
12时钟输出：频率可配置
350 ps的最大输出至输出偏斜
可配置的输出禁止
两个参考时钟输入动态切换
振荡器或晶体参考输入
扩展频谱兼容
无干扰的输出时钟转换
3.3V电源
与MPC972管脚兼容
工业温度范围： -40 ° C至+ 85°C
52引脚TQFP封装
表1.频率表
[1]
VCO_SEL FB_SEL2 FB_SEL1 FB_SEL0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
VCO
8x
12x
16x
20x
16x
24x
32x
40x
4x
6x
8x
10x
8x
12x
16x
20x
注意：
1， X =参考输入频率200兆赫＆ LT ; F
VCO
＆ LT ; 480兆赫。
框图
XIN
XOUT
VCO_SEL
PLL_EN
REF_SEL
Q
TCLK0
TCLK1
TCLK_SEL
FB_IN
Q
SYNC
FRZ
0
1
相
探测器
LPF
VCO
0
1
SYNC
FRZ
QA0
QA1
QA2
QA3
QB0
QB1
FB_SEL2
QB2
QB3
引脚配置
SELB1
SELB0
SELA1
SELA0
QA3
VDDC
QA2
VSS
QA1
VDDC
QA0
VSS
VCO_SEL
52 51 50 49 48 47 46 45 44 43 42 41 40
VSS
MR＃ / OE
SCLK
SDATA
FB_SEL2
PLL_EN
REF_SEL
TCLK_SEL
TCLK0
TCLK1
XIN
XOUT
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
VSS
QB0
VDDC
QB1
VSS
QB2
VDDC
QB3
FB_IN
VSS
Fb_out分别
VDDC
FB_SEL0
MR＃ / OE
POWER- ON
RESET
SELA(0,1)
SELB(0,1)
SELC(0,1)
FB_SEL(0,1)
SCLK
SDATA
INV_CLK
2
2
2
2
/4, /6, /8, /10
同步脉冲
数据发生器
Q
/2
0
1
Q
Q
/4, /6, /8, /12
/4, /6, /8, /10
/2, /4, /6, /8
Q
SYNC
FRZ
Z9972
QC0
QC1
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
QC2
QC3
Fb_out分别
14 15 16 17 18 19 20 21 22 23 24 25 26
SYNC
FB_SEL1
SYNC
VSS
QC0
VDDC
QC1
SELC0
SELC1
QC2
VDDC
QC3
VSS
INV_CLK
输出禁用
电路
12
赛普拉斯半导体公司
文件编号： 38-07088牧师* D
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年12月21日
Z9972
引脚说明
针
11
12
9
10
44, 46, 48, 50
32, 34, 36, 38
16, 18, 21, 23
29
名字
XIN
XOUT
TCLK0
TCLK1
QA（ 3：0 ）
QB （3 ：0）
QC（ 3：0 ）
Fb_out分别
VDDC
VDDC
VDDC
VDDC
PWR
I / O
I
O
I
I
O
O
O
O
PU
PU
TYPE
描述
振荡器输入。
连接到晶体。
振荡器输出。
连接到晶体。
外部参考/测试时钟输入。
外部参考/测试时钟输入。
时钟输出。
SEE
表2
频率的选择。
时钟输出。
SEE
表2
频率的选择。
时钟输出。
SEE
表2
频率的选择。
反馈时钟输出。
连接到FB_IN正常运行。该
分频比这个输出是由FB_SEL （ 2 0 ）设置。看
表1中。
旁路
延迟电容在此输出将控制输入参考/输出银行
相位关系。
同步脉冲输出。
此输出用于系统synchroni-
矩阵特殊积。输出脉冲的上升边缘与同步都上升
无论分频器的输出时钟的QA的边缘（ 0： 3）和QC （3 0）
选择比率。
PU
PU
PU
PU
PU
PU
PU
PU
PU
PU
频率选择输入。
这些输入选择在QA的分频比（ 0 ： 3 ）
输出。看
表2中。
频率选择输入。
这些输入选择在QB的分频比（ 0 ： 3 ）
输出。看
表2中。
频率选择输入。
这些输入选择在QC的分频比（ 0 ： 3 ）
输出。看
表2中。
反馈选择输入。
这些输入选择在Fb_out分别分频比
输出。看
表2中。
VCO分频器选择输入。
当置为低电平时，压控振荡器的输出除以
2.当设置为高，分频器被旁路。看
表1中。
反馈时钟输入。
连接到Fb_out分别用于访问的PLL 。
PLL使能输入。
当置为高电平，使能PLL 。而当
低电平时，锁相环（PLL）被旁路。
参考选择输入。
当高，晶体振荡器被选中。
而当低电平时，TCLK （0,1）是参考时钟。
TCLK选择输入。
当低， TCLK0选择和HIGH的时候
TCLK1选择。
主复位/输出使能输入。
当置为低电平，复位所有的
内部触发器，并禁止所有的输出。当拉
高，释放内部触发器的复位，使所有的
输出。
反转时钟输入。
设置为高电平时， QC （ 2,3 ）输出翻转。
当设定为低时，逆变器被旁路。
串行时钟输入。
时钟数据在SDATA到内部寄存器中。
串行数据输入。
输入数据被计时到内部寄存器，以
启用/禁用单个输出。这提供了电源的灵活性
管理。
3.3V电源的输出时钟缓冲器。
3.3V供电的PLL 。
共同点。
25
SYNC
VDDC
O
42, 43
40, 41
19, 20
5, 26, 27
52
31
6
7
8
2
SELA(1,0)
SELB(1,0)
SELC(1,0)
FB_SEL （2 ：0）
VCO_SEL
FB_IN
PLL_EN
REF_SEL
TCLK_SEL
MR＃ / OE
I
I
I
I
I
I
I
I
I
I
14
3
4
INV_CLK
SCLK
SDATA
I
I
I
PU
PU
PU
17, 22, 28,
33,37, 45, 49
13
1, 15, 24, 30,
35, 39, 47, 51
VDDC
[2]
VDD
[2]
VSS
注意：
2.旁路电容（ 0.1
F)
应放置在尽可能靠近每个正功率（ < 0.2 “）。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
文件编号： 38-07088牧师* D
第2 9
Z9972
描述
在Z9972具有集成PLL ，提供低偏移和
低抖动时钟输出的高性能微处理器。
四个输出三个独立的银行，以及一个
独立的PLL反馈输出， Fb_out分别提供例外
tional灵活性，可能的输出配置。该PLL是
确保稳定的操作给定的压控振荡器构成为
在200 MHz至480 MHz的运行。这允许一个宽范围
输出频率高达to125兆赫。
相位检测器输入的参考时钟进行比较的
外部反馈输入。正常工作时，所述外部
反馈输入， FB_IN ，被连接到所述反馈输出，
Fb_out分别。内部压控振荡器的输入端的倍数运行
基准时钟由FB_SEL设定（0 ：2）和VCO_SEL选择
输入（见
表1）。
VCO频率，然后分为
提供所需要的输出频率。这些分压器
拉美经济体系（ 0,1 ） ， SELB （ 0,1 ） ， SELC集（ 0,1）选择输入（见
表2）。
对于其中所述VCO需要在运行的情况下
相对低的频率，因此可能不能稳定，
断言VCO_SEL低通过2.该划分VCO频率
将保持所希望的输出的关系，但将提供
增强的PLL锁定范围。
在Z9972还能够提供反向输出时钟。
当INV_CLK被置为高电平， QC2和QC3输出
时钟反相。这些时钟可以被用作反馈
输出到Z9972或第二锁相环装置，以产生初
或晚期时钟的具体设计。这种反转不
影响输出至输出偏斜。
表2.频率选择输入
VCO_SEL
0
0
0
0
1
1
1
1
SELA1
0
0
1
1
0
0
1
1
SELA0
0
1
0
1
0
1
0
1
QA
VCO/8
VCO/12
VCO/16
VCO/24
VCO/4
VCO/6
VCO/8
VCO/12
SELB1
0
0
1
1
0
0
1
1
SELB0
0
1
0
1
0
1
0
1
QB
VCO/8
VCO/12
VCO/16
VCO/20
VCO/4
VCO/6
VCO/8
VCO/10
SELC1
0
0
1
1
0
0
1
1
SELC0
0
1
0
1
0
1
0
1
QC
VCO/4
VCO/8
VCO/12
VCO/16
VCO/2
VCO/4
VCO/6
VCO/8
无干扰的输出频率转换
习惯上，当输出缓冲器具有内部计数器
改变“对飞”他们会输出时钟周期：
1.包含短期或“侏儒”个时钟周期。这些时钟周期
在该周期（ S）的短周期比任一
旧的或新的频率，以它们被转换。
2.含有拉伸时钟周期。这些是在时钟周期
该周期（ S）的较长的周期比任老
或新的频率与它们正在转移。
此设备具体包括逻辑，以保证侏儒
和拉伸的时钟脉冲不发生，如果所述装置的逻辑
对下列任何或所有引脚电平变化“对飞”
而它的操作：拉美经济体系， SELB ， SELC和VCO_SEL 。
同步输出
[3]
在情况下，输出频率的关系都没有
彼此在SYNC输出提供的整数倍
信号系统同步。在Z9972监控
质量保证和质量控制的输出时钟之间的关系。它
提供了一种低启动脉冲，在时间的一个周期，一个周期
之前的QA和QC输出重合上升沿。
的持续时间和放置脉冲的依赖于
在QA和QC的输出频率较高。以下
时序图显示各种波形的同步
输出。
注意：。
3.同步输出定义为QA的所有可能组合和QC输出，即使在一些关系，较低频率的时钟可以
用作同步信号。
文件编号： 38-07088牧师* D
第3 9
Z9972
电源管理
各个输出使能/冻结Z9972的控制
允许用户执行独特的电源管理
计划到设计中。输出被停止在逻辑
“0”状态时的冻结控制位被激活。串行
输入寄存器包含一个可编程的冻结使能位
12的14个输出时钟。该QC0和Fb_out分别输出可
不能与串口冻结，这避免了任何潜在的锁
最多的情况应该的错误发生在串行加载
数据。当一个逻辑“0”编程的输出被冷冻并
当逻辑“ 1”写入启用。使能和冷冻
各个输出的工作是在这样一种方式，以消除
部分“侏儒”时钟的可能性。
串行输入寄存器是通过SDATA编程
可以通过写“0”输入启动位后跟随12 NRZ冻结
使能位。每个SDATA位的时间等于周期
自由运行SCLK信号。该SDATA被采样
个SCLK上升沿。
开始
位
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11
D0 - D3是控制位QA0 - QA3 ，分别
D4 - D7是控制位QB0 - QB3 ，分别
D8 - D10是控制位QC1 - QC3 ，分别
D11是控制位SYNC
图2. SDATA输入寄存器
文件编号： 38-07088牧师* D
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