SG571D
I
2
C频率时钟发生器W /降低EMI扩频技术
奔腾
基于处理器的设计。
批准的产品
产品特点
SEL
频率表
中央处理器
60.0
PCI
30.0
33.3*
0
支持Pentium处理器。
3喜驱动CPU时钟。
截至8 SDRAM的时钟2个DIMM 。
支持电源管理。
7个PCI同步时钟。
可选择普通或混合供电方式：
（ VDD = Vddq3 = Vddq2 = 3.3V ）或
（ VDD = Vddq3 = 3.3V ， Vddq2 = 2.5V ）
＆ LT ; 250PS歪斜CPU和SDRAM时钟。
＆ LT ; 250PS歪斜之间的PCI时钟。
I
2
C 2线串行接口
可编程寄存器特色：
- 启用/禁用每个输出引脚
- 模式为三态，测试或正常
- 24/48 MHz的选择
1 IOAPIC时钟用于多处理器的支持。
48引脚SSOP和TSSOP封装
扩频
技术达
降低EMI的13分贝
1
66.6*
*能够扩频模式
接线图
IMISG571D
REF1
REF0
VSS
XIN
XOUT
模式
Vddq3
PCICLK_F
PCICLK0
VSS
PCICLK1
PCICLK2
PCICLK3
PCICLK4
Vddq3
PCICLK5
VSS
SEL
SDATA
SDCLK
Vddq3
48/24MHZ
48/24MHZ
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDD
REF2
Vddq2
IOAPIC0
PWR_DWN ＃
VSS
CPUMCLK0
CPUCLK
Vddq2
CPUMCLK1
N / C
VSS
SDRAM0
SDRAM1
Vddq3
SDRAM2
SDRAM3
VSS
SDRAM4
SDRAM5
Vddq3
SDRAM6/CPU_STOP#
SDRAM7/PCI_STOP#
VDD
框图
缓冲器
XIN
XOUT
REF
OSC
Vddq2
IOAPIC0
卜FF器
SDATA
SDCLK
Vddq2
3
缓冲器
Vddq3
8
缓冲器
6
缓冲器
PCI_STOP ＃
CPU_STOP ＃
PWR_DWN ＃
模式
PCICLK_F
卜FF器
CPUMCLK （0： 1）
CPUCLK
SDRAM0~7
PCICLK0~5
3
REF0,1,2
SEL
PLL1
DLY
卜FF器
48/24MHZ
PLL2
卜FF器
48/24MHZ
购买国际微电路公司或一个IC元器件
从属授权关联公司即得到了许可
2
2
飞利浦IC专利权的IC系统中使用这些组件，
2
该系统提供符合上述IC的标准规范
作为德音响飞利浦定义。
2
国际微电路， INC 。 525 LOS COCHES ST 。
MILPITAS ， CA 95035电话： 408-263-6300 。 FAX 408-263-6571
Rev.1.4
8/10/98
分页： 15 1
SG571D
I
2
C频率时钟发生器W /降低EMI扩频技术
奔腾
基于处理器的设计。
批准的产品
引脚说明
辛， XOUT
- 这些引脚组成一个片上参考振荡器
当连接到外部并联谐振的端子
晶振（标称14.318兆赫） 。心也可以用作输入
对于外部产生的基准信号。
SEL
- 标准频率选择输入。它具有内部上拉。
CPUCLK
- 软管时钟输出主要使用以驱动
SDRAM 。
CPUMCLK （0： 1）
- 高驱动主机时钟输出，主要用于
开车美孚奔腾处理器模块。
SDRAM（ 0 ：5）
- 同步DRAM变暗时钟。他们是
搭载Vddq3 。
SDRAM6/CPU_STOP#
- 如果Mode = 1时，此引脚是一个
同步DRAM DIMS时钟输出。如果Mode = 0 ，这个引脚
是CPU_STOP ＃的输入信号，其中一个低电平停止
然而CPU ， SDRAM的时钟将保持活跃。它有一个
内部上拉。
SDRAM7/PCI_STOP#
- 如果Mode = 1时，此引脚是一个
同步DRAM DIMS时钟输出。如果Mode = 0 ，这个引脚
是PCI_STOP ＃的输入信号，其中低电平停止PCI
时钟。它有一个内部上拉电阻。
模式
- 该引脚上的低电平使引脚26和27是
电源管理投入PCI_STOP ＃和CPU_STOP ＃
respectly 。高水平上该引脚使引脚26和27
分别为时钟输出信号SDRAM7和SDRAM6 。
它有一个内部上拉电阻。
PCICLK （0： 5）
- 低歪斜（ <250pS ）时钟输出， PCI
频率。
这些缓冲器的电压电平是通过控制
Vddq3
PCICLK_F -
一个PCI时钟输出不会停止，直到
掉电模式。它是同步的与其它PCI时钟。
REF （0： 2）
- 片上基准缓冲输出。
IOAPIC0
- 14.3MHZ的多缓冲输出
支持。它是由Vddq2供电。
PWR_DWN ＃
- 掉电引脚。当该引脚置
低， IC处于关断模式下，所有电路被接通
关闭包括VCO ，水晶缓冲和PCICLK_F 。它有一个
2
内部上拉。在I 2 C接口被禁用的
PWR_DWN ＃引脚为低电平。
48 / 24MHz的（0： 1）
- 可编程的48 MHz或24 MHz的时钟
输出。
SDATA
- 我C 2线控制接口的串行数据。有
内部上拉电阻。
SDCLK
- 我C 2线控制接口的串行时钟。有
内部上拉电阻。
VSS
- 接地引脚的芯片。
VDD
- 3.3伏电源引脚用于模拟电路和核心
逻辑。
Vddq3
- 电源引脚， 3.3V的IO引脚。
Vddq2
- 电源引脚2.5V / 3.3V IO引脚。
2
2
国际微电路， INC 。 525 LOS COCHES ST 。
MILPITAS ， CA 95035电话： 408-263-6300 。 FAX 408-263-6571
Rev.1.4
8/10/98
分页： 15 2
SG571D
I
2
C频率时钟发生器W /降低EMI扩频技术
奔腾
基于处理器的设计。
批准的产品
电源管理功能
所有的时钟都可以单独启用或通过2线控制接口停止。所有的时钟都停在低状态。
所有的时钟保持在转变的有效高电平期间从运行到停止并转变从停止到运行
当芯片未断电。上电时，该压控振荡器将在约0.2稳定到正确的脉冲宽度
女士。通过在等待一个正边缘的运行和停止之间的CPU ，SDRAM和PCI时钟过渡
PCICLK_F后跟一个负边沿上感兴趣的时钟，之后，要么使高含量的输出的
或禁用。
当MODE = 0 ，引脚26和27是输入PCI_STOP ＃和CPU_STOP ＃分别为（当MODE = 1 ，这些功能
不可用） 。特定输出时，才会启用时，两个串口和这些引脚显示应
被激活。该IMISG571D时钟可以根据下表中，以减少功率被禁用
消费。所有的时钟都停在低状态。所有时钟维持运行转变的有效高发期
要停止。低到PWR_DWN ＃变高后，外部电路应允许0.2毫秒的压控振荡器稳定
之前的假设时钟周期是正确的。通过运行与停止之间的CPU和PCI时钟过渡
等待上PCICLK_F随后在感兴趣的时钟的负边缘上的一个正沿，在这之后的高水平
输出的是已启用或禁用。
CPU_STOP ＃
X
0
0
1
1
PCI_STOP ＃
X
0
1
0
1
PWR_DWN ＃
0
1
1
1
1
CPUCLK
低
低
低
60分之66 MHZ
60分之66 MHZ
PCICLK
低
低
三十零分之三十三兆赫
低
三十零分之三十三兆赫
其他脉冲CLKs
低
运行
运行
运行
运行
XTAL &压控振荡器
关闭
运行
运行
运行
运行
电源管理时间
PCICLK_F
PCI_STOP ＃
PCICLK （0： 5）
CPU_STOP ＃
CPUCLK （0 ：2）的
国际微电路， INC 。 525 LOS COCHES ST 。
MILPITAS ， CA 95035电话： 408-263-6300 。 FAX 408-263-6571
Rev.1.4
8/10/98
第15 3
SG571D
I
2
C频率时钟发生器W /降低EMI扩频技术
奔腾
基于处理器的设计。
批准的产品
2线I
2
C控制接口
2线控制接口实现了一个只写从站接口。该IMISG571D不能被读回。子
处理不被支持，因而前面所有字节必须以改变的控制字节1被发送。 2-
线控接口，允许每个时钟输出，可以单独启用或禁用。它还允许24/48 MHZ频率
选择和测试模式使能。
在正常的数据传输时， SDATA信号只有当SDCLK信号为低的变化，并且是稳定的时
SDCLK高。有两个例外。高到SDATA低的转变，而SDCLK高来
表示一个数据传输周期的开始。低到SDATA而SDCLK很高很高的过渡表示的结束
数据传送周期。数据总是被作为完整的8位字节，在这之后的应答被产生。第一
一个传输周期的字节是与读/写位为LSB的7位地址。数据首先传送MSB 。
该设备将要写入响应10字节的数据（ max）与地址
D2
通过生成应答（低）
下面的接收每个字节上的SDATA线信号。该设备将不向任何其他的控制界面响应
2
条件。当PWR_DWN ＃引脚为低电平时， IC接口被禁用。以前设置控制寄存器保留。
串口控制寄存器
注意：
该引脚号列中列出的受影响的针数适用。该@Pup列给出了状态真
上电。字节被设置为只对真正的力量了显示的值，而不是当PWR_DWN ＃引脚被激活。
下面的地址字节（ D2）的确认，两个额外的字节必须发送：
1 ） “命令
CODE
“字节，并
2 ） “字节
计数“
字节。
虽然在这两个字节中的数据（位）被认为是“不关心”的，它们必须被发送，并且将
承认。
字节0 ：功能选择寄存器
位
7
6
5
4
3
2
1
0
@Pup
0
0
0
0
1
1
0
0
针＃
*
*
*
*
23
22
描述
版权所有
版权所有
版权所有
版权所有
48/24兆赫（ “1”设置输出频率48MHz ， “0”可将输出设置为24MHz ）
48/24兆赫（ “1”设置输出频率48MHz ， “0”可将输出设置为24MHz ）
位1位0
1
1三州
1
0
扩频工作模式
0
1测试模式
0
0正常操作模式
国际微电路， INC 。 525 LOS COCHES ST 。
MILPITAS ， CA 95035电话： 408-263-6300 。 FAX 408-263-6571
Rev.1.4
8/10/98
第15 4
SG571D
I
2
C频率时钟发生器W /降低EMI扩频技术
奔腾
基于处理器的设计。
批准的产品
串口控制寄存器（续）
功能表
功能
描述
三州
测试模式
普通SEL = 1
普通SEL = 0
输出
REF
高阻
TCLK
14.318
14.318
中央处理器
高阻
Tclk/2
66
60
PCI
高阻
Tclk/4
CPU/2
CPU/2
SDRAM
高阻
Tclk/2
中央处理器
中央处理器
IOAPIC
高阻
TCLK
14.318
14.318
24MHZ
高阻
Tclk/4
24
24
48MHZ
高阻
Tclk/2
48
48
注意事项：
1. TCLK是一个测试时钟测试模式在驱动上的新投入。
2.频率比的F out /鳍为USB输出是3.35294 。
字节1 ： CPU ， 48/24 MHz时钟寄存器（ 1
=启用， 0 =停止）
位
7
6
5
4
3,2
@Pup
1
1
x
x
1
针＃
23
22
-
-
39
描述
48/24 MHz的启用/停止
48/24 MHz的启用/停止
版权所有
版权所有
对于CPUMCLK1功率控制
第2位
第3位
0
0
- 已禁用
1
0
=不允许
0
1
=不允许
1
1
=高驱动
CPUCLK启动/停止
CPUMCLK0启动/停止
1
0
1
1
41
42
字节2 ： PCI时钟寄存器
（ 1 =允许， 0 =停止）
位
7
6
5
4
3
2
1
0
@Pup
x
1
1
1
1
1
1
1
针＃
-
8
16
14
13
12
11
9
描述
版权所有
PCICLK_F启动/停止
PCICLK5启动/停止
PCICLK4启动/停止
PCICLK3启动/停止
PCICLK2启动/停止
PCICLK1启动/停止
PCICLK0启动/停止
国际微电路， INC 。 525 LOS COCHES ST 。
MILPITAS ， CA 95035电话： 408-263-6300 。 FAX 408-263-6571
Rev.1.4
8/10/98
第15个5
QQ：2881677436 复制
