B9948
3.3V ， 160MHz的，一时12分时钟分配缓冲区
产品特点
160MHz的时钟支持
LVPECL或LVCMOS / LVTTL时钟输入
LVCMOS / LVTTL兼容输入
12时钟输出：驱动多达24时钟线
同步输出使能
输出三态控制
350ps最大输出至输出扭曲
引脚兼容MPC948
工业级温度范围。范围：-40 ° C至+ 85°C
32引脚TQFP封装
描述
所述B9948是一个低电压时钟分配缓冲器
有能力选择差分LVPECL或
LVCMOS / LVTTL兼容的输入时钟。两个时钟
源可以用于提供一个测试时钟，以及
作为主系统时钟。所有其他控制输入
LVCMOS / LVTTL兼容。十二个输出
3.3V LVCMOS或LVTTL兼容，可驱动两个
系列端接50Ω传输线。与此
能力的B9948具有有效的扇出1:24 。
通过三态输入输出也可以为三态
TS ＃ 。低输出至输出歪曲率使得B9948的
嵌套的时钟树中的理想时钟分配缓冲区
最苛刻的同步系统。
所述B9948还提供了一个同步输出使能
输入用于允许或禁止输出时钟。自
此输入在内部同步于输入时钟
潜在产出毛刺或欠幅脉冲产生的
消除了。
框图
VDD
PECL_CLK
PECL_CLK ＃
TCLK
TCLK_SEL
SYNC_OE
TS ＃
0
1
VDDC
引脚配置
VDDC
VDDC
26
VSS
VSS
Q0
Q1
Q2
27
12
Q0-Q11
TCLK_SEL
TCLK
PECL_CLK
PECL_CLK ＃
SYNC_OE
TS ＃
VDD
VSS
1
2
3
4
5
6
7
8
32
31
30
29
28
25
24
23
22
21
20
19
18
17
16
Q3
B9948
9
10
11
12
13
14
15
VSS
Q4
VDDC
Q5
VSS
Q6
VDDC
Q7
图1
Q11
Q10
VSS
VDDC
VDDC
VSS
Q9
Q8
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525洛Coches街
加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571
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B9948
3.3V ， 160MHz的，一时12分时钟分配缓冲区
引脚说明
针
3
4
2
9, 11, 13, 15, 17,
19, 21, 23, 25,
27, 29, 31
1
5
名字
PECL_CLK
PECL_CLK ＃
TCLK
Q(11:0)
PWR
I / O
我， PU
我， PD
我， PU
O
描述
PECL输入时钟。
PECL输入时钟。
外部参考/测试时钟输入。
时钟输出。
VDDC
TCLK_SEL
SYNC_OE
我， PU
我， PU
时钟选择输入。当低， PECL时钟选择高时，
TCLK被选中。
6
10, 14, 18, 22,
26, 30
7
8, 12, 16, 20, 24,
28, 32
TS ＃
VDDC
VDD
VSS
我， PU
输出使能输入。当置为高电平时，输出
启用并设置时的低输出被禁止在低
状态。
三态控制输入。当低电平时，输出缓冲器
处于三态。设置为高电平时，输出缓冲器被激活。
3.3V电源的输出时钟缓冲器。
3.3V电源
共同点
PD =内部下拉， PU =内部上拉电阻。
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最大额定值
最大输入电压相对于VSS ： VSS - 0.3V
最大输入电压相对于VDD ： VDD + 0.3V
存储温度：
工作温度：
最高ESD保护
最大电源：
最大输入电流：
-65 ° C至+ 150°C
-40 ° C至+ 85°C
2KV
5.5V
±20mA
该器件包含电路，以保护输入
不受损坏，由于高静电压或电
场;然而，应采取预防措施，以避免
应用高于最大值的任何电压的
额定电压至该电路。为了正常工作，输入电压
和Vout的应被约束的范围内
VSS< （VIN或Vout）外部<VDD
未使用的输入必须始终连接到一个适当的
逻辑电压电平（ VSS或VDD） 。
DC参数
特征
输入低电压
输入高电压
符号
VIL
VIH
民
1.49
VSS
2.135
2.0
典型值
-
-
最大
1.825
0.8
2.42
VDD
-100
100
1000
-
VDD-
0.6
0.4
2.5
-
-
1
-
2
4
单位
V
V
条件
PECL_CLK ，单端
所有其它输入
PECL_CLK ，单端
所有其它输入
A
A
mV
V
V
V
mA
pF
IOL = 20mA时，注3
IOH = -20mA ， VDDC = 3.3V
注3
所有VDDC和VDD
注1
注2
输入低电平电流（ @VIL = VSS ）
输入高电流（ @VIL = VDD ）
峰 - 峰值输入电压
PECL_CLK
共模范围
PECL_CLK
输出低电压
输出高电压
静态电源电流
输入电容
IIL
IIH
VPP
VCMR
VOL
VOH
国际直拨电话
CIN
300
VDD-
2.0
VDDC = 3.3V
±
10 ％ ， VDD = 3.3V
±
10 ％ ， TA = -40 ° C至+ 85°C
°
°
注1 ：
输入有上拉电阻的影响输入电流， PECL_CLK ＃有一个下拉电阻。
注2 ：
该VCMR是从差分输入信号的最正侧的差。正常操作
时获得的“高”输入是VCMR范围内与输入在于VPP的规范内。
注3 ：
驱动串联或并联终止50Ω （或50Ω至VDD / 2 ）的传输线。
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AC参数
符号
FMAX
tPD的
FoutDC
tpZL ， tpZH
tpLZ ， tpHZ
TSKEW
TSKEW
(pp)
Ts
Th
TR / TF
1
参数
最大输入频率
PECL_CLK到Q延迟
TCLK到Q延迟
输出占空比
2
2,3
2
2
民
160
4.0
4.4
TCYCLE / 2 -
800
2
2
典型值
-
-
最大
8.0
8.9
TCYCLE / 2 +
800
10
10
350
1.5
2.0
单位
兆赫
ns
ps
ns
ns
ps
ns
ns
ns
条件
测量VDDC / 2
输出使能时间（所有输出）
输出禁止时间（所有输出）
输出至输出扭曲
部分部分歪斜
建立时间
保持时间
2,4
6
2,5
PECL_CLK到Q
TCLK到Q
SYNC_OE到PECL_CLK
SYNC_OE到TCLK
PECL_CLK到SYNC_OE
TCLK到SYNC_OE
0.8V至2.0V
1.0
0.0
0.0
1.0
5
2,4
输出时钟的上升/下降时间
0.2
1.0
ns
VDDC = 3.3V +/- 10 ％ ， VDD = 3.3V +/- 10 ％ ， TA = -40 ° C至+ 85°C
°
°
注1 ：
参数通过设计和特性保证。不是100 ％生产测试。用指定的所有参数
加载输出。
注2 ：
输出驱动50Ω的传输线。
注3 ：
50％的输入的占空比。
注4 ：
建立和保持时间是相对于输入时钟的下降沿
注5 ：
输出满载30pF的各
注6 ：
部分到第二部分斜交在给定温度和电压
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输出使能/禁用
所述B9948设有一个控制输入端，以使能或禁止输出。该数据被锁存，输入的下降沿
时钟。当SYNC_OE为低电平时，输出处于低状态时禁用。当SYNC_OE被设置为高时，输出
被启用，如图2 。
TCLK
SYNC_OE
Q
图2. SYNC_OE时序图
封装图纸和尺寸
32引脚TQFP封装外形尺寸
英寸
符号
A
D
A
1
A2
D
D
1
D
1
12°
A
1
A
L
e
b
b
e
L
0.018
0.002
0.037
-
-
0.012
-
-
0.354
0.276
-
0.031 BSC
-
0.030
0.45
0.006
0.041
-
-
0.018
0.05
0.95
-
-
0.30
-
-
9.00
7.00
-
0.80 BSC
-
0.75
0.15
1.05
-
-
0.45
民
-
喃
-
最大
0.047
民
-
MILLIMETERS
喃
-
最大
1.20
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