16位TRI -PORT
总线交换器
集成设备技术有限公司
IDT73720/A
产品特点：
高速的INTERBUS通讯的16位总线交换
化在以下环境中：
- 多路交错内存
- 复用的地址和数据总线
直接连接到R3051系列RISChipSet
- R3051 系列集成RISController CPU的
- R3721 DRAM控制器
用于读取和写入数据的操作路径
低噪音12毫安TTL电平输出
双向三总线结构：X ， Y，Z
- 一个CPU总线：X
- 二（交错或存入银行）内存总线：Y &
- 每个总线可独立锁存
在所有三个字节总线控制
低噪声和冲源输出端接
控制
68引脚PLCC和80引脚PQFP封装
高性能CMOS技术。
描述：
该IDT73720 / A总线交换器是一个高速16位总线
用于在总线间的通信交换设备
交叉存取内存系统和高性能多
路开关连接的地址总线和数据总线。
该总线交换器负责之间的接口
CPU的A / D总线（ CPU地址/数据总线）和多
存储器数据总线。
在73720 / A采用三总线结构（ X，Y ， Z） ，与
适于在CPU之间的简单传送控制信号
总线（X）和任一存储器总线（ Y或Z ） 。该总线交换器
每个内存功能独立的读写锁
公交车，从而支持多种存储策略。所有这三个
端口支持字节使能独立实现上，
低字节。
功能框图
OEYL
8
LEXY
Y型WRITE
LATCH
16
8
8
LEYX
8
8
OExL
X
0:7
X
8:15
OEXU
8
8
M
U
16 X
OEXU
OExL
OEYU
OEYL
OEZU
OEZL
16
Z- READ
LATCH
16
8
Z- WRITE
LATCH
16
8
OEZU
注意：
总线控制1.逻辑方程：
OEXU = T /
R
* .
OEU
* ; OEXL = T /
R
* .
OEL
* ; OEYU = T /
R
。 PATH 。
OEU
*
OEYL = T /
R
。 PATH 。
OEL
* ; OEZU = T /
R
。 PATH * 。
OEU
* ; OEZL = T /
R
。 PATH * 。
图1. 73720框图
Y
0:7
Y
8:15
8
（即使路径）
16
Y型READ
LATCH
OEYU
16
路径
总线控制
T / R
OEU
OEL
8
8
LEZX
OEZL
8
8
Z
0:7
Z
8:15
（路奇）
2527 DRW 01
16
LEXZ
OEL
*
RISChipSet ， RISController ， R305x ， R3051 ， R3052的商标和IDT标志是集成设备技术，Inc.的注册商标。
商业级温度范围
1995
集成设备技术有限公司
1995年8月
11.5
DSC-2046/6
1
IDT73720 / 16位TRI -PORT总线交换器
商业级温度范围
销刀豆网络gurations
X7
X6
X5
X4
X3
X2
X1
X0
GND
VCC
Z15
Z14
Z13
Z12
Z11
Z10
GND
9
8
7
6
5
4
3
2
GND
X8
X9
X10
X11
X12
X13
X14
X15
GND
VCC
路径
OEU
LEYX
LEZX
Y0
Y1
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
1 68 67 66 65 64 63 62 61
60
59
58
57
56
55
54
53
销1
代号
J68-1
52
51
50
49
48
47
46
45
44
26
27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43
Z9
Z8
Z7
Z6
Z5
Z4
Z3
Z2
Z1
Z0
GND
VCC
LEXZ
OEL
LEXY
T / R
GND
GND
X7
X6
X5
X4
X3
X2
X1
X0
GND
VCC
Z15
Z14
Z13
Z12
Z11
Z10
GND
NC
NC
X8
X9
X10
X11
X12
X13
X14
X15
GND
VCC
路径
OEU
LEYX
LEZX
Y0
Y1
GND
1
2
3
4
5
6
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61
60
NC
NC
GND
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
GND
Y2
Y3
Y4
Y5
Y6
Y7
Y8
GND
VCC
Y9
Y10
Y11
Y12
Y13
Y14
Y15
2527 DRW 02
PLCC
顶视图
销1
代号
7
8
9
10
11
12
13
14
15
16
17
18
PQ80-1
19
42
20
41
21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40
GND
Z9
Z8
Z7
Z6
Z5
Z4
Z3
Z2
Z1
Z0
GND
VCC
LEXZ
OEL
LEXY
T / R
NC
NC
GND
Y2
Y3
Y4
Y5
Y6
Y7
Y8
GND
VCC
Y9
Y10
Y11
Y12
Y13
Y14
Y15
NC
GND
GND
NC
PQFP
顶视图
2527 DRW 03
11.5
2
IDT73720 / A16 - BIT TRI -PORT总线交换器
商业级温度范围
引脚说明
信号
X(0:15)
Y(0:15)
Z(0:15)
LEXY
LEXZ
LEYX
LEZX
路径
T/
R
I / O
I / O
I / O
I / O
I
I
I
I
I
I
I
I
描述
双向数据端口X.通常连接到CPU的A / D（地址/数据）总线。
双向数据端口Y的连接到连通路或存储偶数行。
双向数据端口Z.连接到奇数通路或存储奇数行。
锁存使能输入的Y写锁存器。在Y -写锁存器时打开LEXY高。从X端口的数据
（ CPU ）被锁存LEXY的高到低转换
锁存使能输入Z-写锁存器。在Z -写锁存器时打开LEXZ高。从X端口的数据
（ CPU ）被锁存LEXZ的高到低的跳变。
锁存使能输入用于Y读锁存器。在Y读锁存器时打开LEYX高。从偶数数据
路径Y被锁存LEYX的高到低的跳变。
锁存使能输入的Z-读锁存器。在Z -读锁存器时打开LEZX高。从奇数数据
路径Z被锁存LEZX的高到低转换
奇/偶路径选择。当高，路径使得X-端口和Y端口（偶数之间的数据传输
路径）。当低， PATH使X -端口和Z-端口（奇数路径）之间的数据传输。
发送/接收数据。当高，端口X是一个输入端口和任意端口Y或Z是输出端口。当低，
口X是一个输出端口，同时出口Y & Z为输入端口
输出使能高字节。低电平时，数据的高字节转移到由PATH中指定的端口
被T指定的方向/
R
.
输出使能为低字节。低电平时，数据的低字节转移到由PATH中指定的端口
被T指定的方向/
R
.
2527 TBL 02
OEU
OEL
绝对最大额定值
(1)
符号
V
TERM
等级
端电压
对于
到GND
操作
温度
温度
在偏置
存储
温度
动力
耗散
DC输出
当前
Com'l 。
-0.5到+7.0
米尔。
-0.5到+7.0
单位
V
电容
(T
A
= + 25 ° C，F = 1.0MH
Z
)
符号
C
IN
C
OUT
参数
(1)
输入电容
输出电容
条件
V
IN
= 0V
V
OUT
= 0V
马克斯。
8
12
单位
pF
pF
T
A
T
BIAS
T
英镑
P
T
I
OUT
0至+70
-55到+125
-55到+125
1.0
50
-55到+125
-65到+135
-65到+125
1.0
50
°C
°C
°C
W
mA
注意：
2527 TBL 04
1.该参数由器件特性保证，但不是的精良
，减税测试。
真值表
路径
L
L
H
H
X
X
X
T/
R
L
H
L
H
X
X
X
OEU
L
L
L
L
H
H
L
OEL
L
L
L
L
H
L
H
的功能
→X （ 16位） - 读取
(1)
X →Z （ 16位） -Write
(1)
→X （ 16位） - 读取
(2)
X → Y（ 16位） -Write
(2)
所有输出缓冲区
残
低8位的传送
（ 0:7 ），为每个路径& T /
R
高8位的转移
（ 8:15 ）为每PATH & T /
R
注意：
2527 TBL 03
1.强调超过绝对最大上市
额定值可能会导致器件的永久性损坏。这是一个应力
值仅为器件在这些或任何其他功能操作
以上这些条件在此业务部门所标明
规范是不是暗示。暴露在绝对最大额定值
长时间条件下可能会影响其可靠性。
注意事项：
2527 TBL 01
1.对于z →X和X →Z接送，Y端口输出缓冲器三态。
2.对于 →X和X → 传输， Z-端口输出缓冲器三态。
11.5
3
IDT73720 / 16位TRI -PORT总线交换器
商业级温度范围
体系结构概述
该总线交换器是用于服务读取和写入
CPU和双存储器总线之间的操作。它
包括独立的数据路径元素进行读取和
写入到每个存储器组（ Y和Z）的。数据流
控制是由一组简单的控制信号进行管理， analo-
合子到一个简单的收发信机。总之，总线交换器
允许的端口X和Y之间的双向通信
和端口， X和Z如示于图1 。
每个端口的数据路径元素包括：
读锁存：
每个存储器端口Y和Z含有一
透明锁存器捕捉到所述存储器总线的内容。
每个锁存器具有独立的锁存使能。
写锁存器：
每个存储器端口Y和Z包含indepen-
凹痕锁存器中写入捕获来自CPU的总线数据。
每个存储端口写锁存器具有独立的锁
启用，允许写入数据到被定向到一个特定的存储器
端口，而不破坏其它存储器端口。
数据流量控制信号
T/
R
（发送/
接受
） 。这一信号控制方向
的数据传输。一个发射用于CPU写入和
接收用于读取操作。
OEU
,
OEL
被输出的使能控制信号，以选择
所有三个端口的上侧或下个字节。
路径：
该路径的控制信号是用来之间的选择
即使存储路径Y和在读奇内存的路径
或写操作。路径选择存储端口为
连接到CPU总线（X-端口） ，并且是独立的
锁存使能信号。由此，能够从数据传输
一个存储端口到CPU总线（X ），而从数据采集
其他存储器的端口。
元件上的CPU总线，而第一行给出
用一个新的数据元素。
透明模式
该总线交换器可以被用作通过数据收发器
让所有的锁打开或者是透明的。
存储器写操作
存储器的写操作也包括两个不同的阶段。
在一个阶段中，写数据被捕获到所选
存储器端口写锁存器。在后阶段中，存储器是
介绍了存储器端口总线上
选择由驱动T中的写入操作/
R
HIGH 。写
因而使用路径输入选择记忆进行
端口（ Y或Z） 。在相应的LEXY / LEXZ捕获数据
ING写锁存器。
注意，有可能利用该总线交换器的写
资源作为附加写缓冲区，如果需要的话;该CPU
A / D总线可以释放，一旦数据已被抓获
该总线交换器。
应用
使用的R3051系列芯片组的一部分
图2显示了在一个典型的使用总线交换的
R3051为基础的系统。
在写交易中， R3051驱动CPU上的数据
总线。锁存使能相保持整个写公开;
因此，总线交换剂像的收发器。该
适当LEXY / LEXZ信号从ALE导出（逻辑
LOW-指示所述处理器被驱动的数据）和低
地址位。的上升沿
Wr
从CPU中，端部
写操作。
在读事务中，存储器系统是受访
sible用于产生输入控制信号，以使得数据以
在存储器端口被捕获。存储器控制器是
还负责确认回CPU的
数据是可用的，并且使相应的路径是
选择。
在R3721 DRAM控制器的R3051系列采用
的读端口透明锁存器。在R3721直接
控制总线交换器的输入端，在这两个读
和写入。咨询R3721数据表的详细信息
化对这些控制信号。
使用一般的32位系统
图3和图4示出了在使用总线交换的
一个32位的微处理器为基础的系统。注意减少引脚
计数与总线交换来实现的。
存储器读操作
锁存模式
在这种模式下，读出操作由两个阶段组成。
在第一阶段期间，所述数据存在于存储器的端口是
由该存储器端口的读锁存器捕获。在一
随后的阶段中，数据被从一个选定的存储器带来
端口通过输出使能控制CPU的A / D端口X 。
选择由驱动T中的读操作/
R
低。该
读是使用路径输入到选择内存管理
端口（ Y或Z） ;在LEYX / LEZX使数据采集到
相应的读锁。
以这种方式，存储器的交织可以被执行。而
可以从一个存储的数据被输出到CPU总线上的数据
其他银行被捕获于另一个存储端口。在接下来的
周期中，路径输入改变时，使下一个数据
11.5
4
IDT73720 / A16 - BIT TRI -PORT总线交换器
商业级温度范围
Clk2xIn
IDT R3051系列
RISController
地址/数据
R305x
本地总线
控制
IDT79R3721
DRAM
调节器
DRAM
DRAM
IDT73720
总线交换器
(2)
图2.总线交换器中使用的R3051家族系统
2527 DRW 04
中央处理器
32
4× （ 74FCT373 ）
2 x (73720)
中央处理器
32
4× （ 74FCT373 ）
2 x (73720)
DRAM 1
地址
数据总线芯片的数量= 2引脚数= 136
DRAM 2
DRAM 1
地址
数据总线芯片的数量= 2引脚数= 136
DRAM 2
中央处理器
32
中央处理器
32
4× （ 74FCT373 ）
4× （ 74FCT245 ）
4× （ 74FCT245 ）
4× （ 74FCT373 ）
4× （ 74FCT543 ）
4× （ 74FCT543 ）
DRAM 1
地址
数据总线芯片的数量= 8引脚数= 160
DRAM 2
DRAM 1
地址
数据总线芯片的数量= 8引脚数= 192
DRAM 2
2527 DRW 05
2527 DRW 06
透明数据通道图3. CPU系统
（ 2路交错）
11.5
带有锁存数据路径图4. CPU系统
（ 2路交错）
5
16位TRI -PORT
总线交换器
集成设备技术有限公司
IDT73720/A
产品特点：
高速的INTERBUS通讯的16位总线交换
化在以下环境中：
- 多路交错内存
- 复用的地址和数据总线
直接连接到R3051系列RISChipSet
- R3051 系列集成RISController CPU的
- R3721 DRAM控制器
用于读取和写入数据的操作路径
低噪音12毫安TTL电平输出
双向三总线结构：X ， Y，Z
- 一个CPU总线：X
- 二（交错或存入银行）内存总线：Y &
- 每个总线可独立锁存
在所有三个字节总线控制
低噪声和冲源输出端接
控制
68引脚PLCC和80引脚PQFP封装
高性能CMOS技术。
描述：
该IDT73720 / A总线交换器是一个高速16位总线
用于在总线间的通信交换设备
交叉存取内存系统和高性能多
路开关连接的地址总线和数据总线。
该总线交换器负责之间的接口
CPU的A / D总线（ CPU地址/数据总线）和多
存储器数据总线。
在73720 / A采用三总线结构（ X，Y ， Z） ，与
适于在CPU之间的简单传送控制信号
总线（X）和任一存储器总线（ Y或Z ） 。该总线交换器
每个内存功能独立的读写锁
公交车，从而支持多种存储策略。所有这三个
端口支持字节使能独立实现上，
低字节。
功能框图
OEYL
8
LEXY
Y型WRITE
LATCH
16
8
8
LEYX
8
8
OExL
X
0:7
X
8:15
OEXU
8
8
M
U
16 X
OEXU
OExL
OEYU
OEYL
OEZU
OEZL
16
Z- READ
LATCH
16
8
Z- WRITE
LATCH
16
8
OEZU
注意：
总线控制1.逻辑方程：
OEXU = T /
R
* .
OEU
* ; OEXL = T /
R
* .
OEL
* ; OEYU = T /
R
。 PATH 。
OEU
*
OEYL = T /
R
。 PATH 。
OEL
* ; OEZU = T /
R
。 PATH * 。
OEU
* ; OEZL = T /
R
。 PATH * 。
图1. 73720框图
Y
0:7
Y
8:15
8
（即使路径）
16
Y型READ
LATCH
OEYU
16
路径
总线控制
T / R
OEU
OEL
8
8
LEZX
OEZL
8
8
Z
0:7
Z
8:15
（路奇）
2527 DRW 01
16
LEXZ
OEL
*
RISChipSet ， RISController ， R305x ， R3051 ， R3052的商标和IDT标志是集成设备技术，Inc.的注册商标。
商业级温度范围
1995
集成设备技术有限公司
1995年8月
11.5
DSC-2046/6
1
IDT73720 / 16位TRI -PORT总线交换器
商业级温度范围
销刀豆网络gurations
X7
X6
X5
X4
X3
X2
X1
X0
GND
VCC
Z15
Z14
Z13
Z12
Z11
Z10
GND
9
8
7
6
5
4
3
2
GND
X8
X9
X10
X11
X12
X13
X14
X15
GND
VCC
路径
OEU
LEYX
LEZX
Y0
Y1
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
1 68 67 66 65 64 63 62 61
60
59
58
57
56
55
54
53
销1
代号
J68-1
52
51
50
49
48
47
46
45
44
26
27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43
Z9
Z8
Z7
Z6
Z5
Z4
Z3
Z2
Z1
Z0
GND
VCC
LEXZ
OEL
LEXY
T / R
GND
GND
X7
X6
X5
X4
X3
X2
X1
X0
GND
VCC
Z15
Z14
Z13
Z12
Z11
Z10
GND
NC
NC
X8
X9
X10
X11
X12
X13
X14
X15
GND
VCC
路径
OEU
LEYX
LEZX
Y0
Y1
GND
1
2
3
4
5
6
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61
60
NC
NC
GND
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
GND
Y2
Y3
Y4
Y5
Y6
Y7
Y8
GND
VCC
Y9
Y10
Y11
Y12
Y13
Y14
Y15
2527 DRW 02
PLCC
顶视图
销1
代号
7
8
9
10
11
12
13
14
15
16
17
18
PQ80-1
19
42
20
41
21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40
GND
Z9
Z8
Z7
Z6
Z5
Z4
Z3
Z2
Z1
Z0
GND
VCC
LEXZ
OEL
LEXY
T / R
NC
NC
GND
Y2
Y3
Y4
Y5
Y6
Y7
Y8
GND
VCC
Y9
Y10
Y11
Y12
Y13
Y14
Y15
NC
GND
GND
NC
PQFP
顶视图
2527 DRW 03
11.5
2
IDT73720 / A16 - BIT TRI -PORT总线交换器
商业级温度范围
引脚说明
信号
X(0:15)
Y(0:15)
Z(0:15)
LEXY
LEXZ
LEYX
LEZX
路径
T/
R
I / O
I / O
I / O
I / O
I
I
I
I
I
I
I
I
描述
双向数据端口X.通常连接到CPU的A / D（地址/数据）总线。
双向数据端口Y的连接到连通路或存储偶数行。
双向数据端口Z.连接到奇数通路或存储奇数行。
锁存使能输入的Y写锁存器。在Y -写锁存器时打开LEXY高。从X端口的数据
（ CPU ）被锁存LEXY的高到低转换
锁存使能输入Z-写锁存器。在Z -写锁存器时打开LEXZ高。从X端口的数据
（ CPU ）被锁存LEXZ的高到低的跳变。
锁存使能输入用于Y读锁存器。在Y读锁存器时打开LEYX高。从偶数数据
路径Y被锁存LEYX的高到低的跳变。
锁存使能输入的Z-读锁存器。在Z -读锁存器时打开LEZX高。从奇数数据
路径Z被锁存LEZX的高到低转换
奇/偶路径选择。当高，路径使得X-端口和Y端口（偶数之间的数据传输
路径）。当低， PATH使X -端口和Z-端口（奇数路径）之间的数据传输。
发送/接收数据。当高，端口X是一个输入端口和任意端口Y或Z是输出端口。当低，
口X是一个输出端口，同时出口Y & Z为输入端口
输出使能高字节。低电平时，数据的高字节转移到由PATH中指定的端口
被T指定的方向/
R
.
输出使能为低字节。低电平时，数据的低字节转移到由PATH中指定的端口
被T指定的方向/
R
.
2527 TBL 02
OEU
OEL
绝对最大额定值
(1)
符号
V
TERM
等级
端电压
对于
到GND
操作
温度
温度
在偏置
存储
温度
动力
耗散
DC输出
当前
Com'l 。
-0.5到+7.0
米尔。
-0.5到+7.0
单位
V
电容
(T
A
= + 25 ° C，F = 1.0MH
Z
)
符号
C
IN
C
OUT
参数
(1)
输入电容
输出电容
条件
V
IN
= 0V
V
OUT
= 0V
马克斯。
8
12
单位
pF
pF
T
A
T
BIAS
T
英镑
P
T
I
OUT
0至+70
-55到+125
-55到+125
1.0
50
-55到+125
-65到+135
-65到+125
1.0
50
°C
°C
°C
W
mA
注意：
2527 TBL 04
1.该参数由器件特性保证，但不是的精良
，减税测试。
真值表
路径
L
L
H
H
X
X
X
T/
R
L
H
L
H
X
X
X
OEU
L
L
L
L
H
H
L
OEL
L
L
L
L
H
L
H
的功能
→X （ 16位） - 读取
(1)
X →Z （ 16位） -Write
(1)
→X （ 16位） - 读取
(2)
X → Y（ 16位） -Write
(2)
所有输出缓冲区
残
低8位的传送
（ 0:7 ），为每个路径& T /
R
高8位的转移
（ 8:15 ）为每PATH & T /
R
注意：
2527 TBL 03
1.强调超过绝对最大上市
额定值可能会导致器件的永久性损坏。这是一个应力
值仅为器件在这些或任何其他功能操作
以上这些条件在此业务部门所标明
规范是不是暗示。暴露在绝对最大额定值
长时间条件下可能会影响其可靠性。
注意事项：
2527 TBL 01
1.对于z →X和X →Z接送，Y端口输出缓冲器三态。
2.对于 →X和X → 传输， Z-端口输出缓冲器三态。
11.5
3
IDT73720 / 16位TRI -PORT总线交换器
商业级温度范围
体系结构概述
该总线交换器是用于服务读取和写入
CPU和双存储器总线之间的操作。它
包括独立的数据路径元素进行读取和
写入到每个存储器组（ Y和Z）的。数据流
控制是由一组简单的控制信号进行管理， analo-
合子到一个简单的收发信机。总之，总线交换器
允许的端口X和Y之间的双向通信
和端口， X和Z如示于图1 。
每个端口的数据路径元素包括：
读锁存：
每个存储器端口Y和Z含有一
透明锁存器捕捉到所述存储器总线的内容。
每个锁存器具有独立的锁存使能。
写锁存器：
每个存储器端口Y和Z包含indepen-
凹痕锁存器中写入捕获来自CPU的总线数据。
每个存储端口写锁存器具有独立的锁
启用，允许写入数据到被定向到一个特定的存储器
端口，而不破坏其它存储器端口。
数据流量控制信号
T/
R
（发送/
接受
） 。这一信号控制方向
的数据传输。一个发射用于CPU写入和
接收用于读取操作。
OEU
,
OEL
被输出的使能控制信号，以选择
所有三个端口的上侧或下个字节。
路径：
该路径的控制信号是用来之间的选择
即使存储路径Y和在读奇内存的路径
或写操作。路径选择存储端口为
连接到CPU总线（X-端口） ，并且是独立的
锁存使能信号。由此，能够从数据传输
一个存储端口到CPU总线（X ），而从数据采集
其他存储器的端口。
元件上的CPU总线，而第一行给出
用一个新的数据元素。
透明模式
该总线交换器可以被用作通过数据收发器
让所有的锁打开或者是透明的。
存储器写操作
存储器的写操作也包括两个不同的阶段。
在一个阶段中，写数据被捕获到所选
存储器端口写锁存器。在后阶段中，存储器是
介绍了存储器端口总线上
选择由驱动T中的写入操作/
R
HIGH 。写
因而使用路径输入选择记忆进行
端口（ Y或Z） 。在相应的LEXY / LEXZ捕获数据
ING写锁存器。
注意，有可能利用该总线交换器的写
资源作为附加写缓冲区，如果需要的话;该CPU
A / D总线可以释放，一旦数据已被抓获
该总线交换器。
应用
使用的R3051系列芯片组的一部分
图2显示了在一个典型的使用总线交换的
R3051为基础的系统。
在写交易中， R3051驱动CPU上的数据
总线。锁存使能相保持整个写公开;
因此，总线交换剂像的收发器。该
适当LEXY / LEXZ信号从ALE导出（逻辑
LOW-指示所述处理器被驱动的数据）和低
地址位。的上升沿
Wr
从CPU中，端部
写操作。
在读事务中，存储器系统是受访
sible用于产生输入控制信号，以使得数据以
在存储器端口被捕获。存储器控制器是
还负责确认回CPU的
数据是可用的，并且使相应的路径是
选择。
在R3721 DRAM控制器的R3051系列采用
的读端口透明锁存器。在R3721直接
控制总线交换器的输入端，在这两个读
和写入。咨询R3721数据表的详细信息
化对这些控制信号。
使用一般的32位系统
图3和图4示出了在使用总线交换的
一个32位的微处理器为基础的系统。注意减少引脚
计数与总线交换来实现的。
存储器读操作
锁存模式
在这种模式下，读出操作由两个阶段组成。
在第一阶段期间，所述数据存在于存储器的端口是
由该存储器端口的读锁存器捕获。在一
随后的阶段中，数据被从一个选定的存储器带来
端口通过输出使能控制CPU的A / D端口X 。
选择由驱动T中的读操作/
R
低。该
读是使用路径输入到选择内存管理
端口（ Y或Z） ;在LEYX / LEZX使数据采集到
相应的读锁。
以这种方式，存储器的交织可以被执行。而
可以从一个存储的数据被输出到CPU总线上的数据
其他银行被捕获于另一个存储端口。在接下来的
周期中，路径输入改变时，使下一个数据
11.5
4
IDT73720 / A16 - BIT TRI -PORT总线交换器
商业级温度范围
Clk2xIn
IDT R3051系列
RISController
地址/数据
R305x
本地总线
控制
IDT79R3721
DRAM
调节器
DRAM
DRAM
IDT73720
总线交换器
(2)
图2.总线交换器中使用的R3051家族系统
2527 DRW 04
中央处理器
32
4× （ 74FCT373 ）
2 x (73720)
中央处理器
32
4× （ 74FCT373 ）
2 x (73720)
DRAM 1
地址
数据总线芯片的数量= 2引脚数= 136
DRAM 2
DRAM 1
地址
数据总线芯片的数量= 2引脚数= 136
DRAM 2
中央处理器
32
中央处理器
32
4× （ 74FCT373 ）
4× （ 74FCT245 ）
4× （ 74FCT245 ）
4× （ 74FCT373 ）
4× （ 74FCT543 ）
4× （ 74FCT543 ）
DRAM 1
地址
数据总线芯片的数量= 8引脚数= 160
DRAM 2
DRAM 1
地址
数据总线芯片的数量= 8引脚数= 192
DRAM 2
2527 DRW 05
2527 DRW 06
透明数据通道图3. CPU系统
（ 2路交错）
11.5
带有锁存数据路径图4. CPU系统
（ 2路交错）
5
QQ：2881677436 复制
