IDT72V8988 3.3V时隙交换
数字开关128 ×128
商业级温度范围
输入后切换到第三时隙中的信息已经进入
装置（例如，输入信道0至输出信道3或输入信道30至
输出信道1）中，将始终在三个信道后出现在输出
同样的输入帧。
任何开关配置，可提供间三个或多个时隙
输入和输出通道，将有一个吞吐量延迟等于差
之间的输出和输入通道;即，通过延迟将小于
于一帧。表1示出了可能的延迟为IDT72V8988设备
在可变延迟模式。一个例子示于图3 。
恒延迟模式
在这种模式下帧的完整性是通过保持在所有切换配置
利用多个数据存储器缓冲技术，其中输入通道
在帧N中写入任意的缓冲器中帧N + 2将被读出。
在IDT72V8988 ，最小时延吞吐量达到在恒
延迟模式将是32个时隙;例如，当输入的32个时隙（信道
31）被切换到输出时隙1（信道0）。同样地，最大延迟
当所述第一时隙中的帧（通道0）切换到最后达到
时隙在帧（信道31 ），因此，延迟的94个时隙（见
科幻gure 4 ） 。
总之，从输入帧N的任何输入时隙将一直接通
对输出帧N + 2目标时隙。在恒定延迟模式
设备的吞吐量延迟是根据以下公式计算：
DELAY=[32+(32-IN)+(OUT-1)]
IN =输入时隙的数目（从1到32）
OUT =输出时隙（ 1至32）的数量。
软件控制
如果A5 ， A1 ， A0地址线输入为低电平时， IDT72V8988的内部
控制寄存器进行寻址（见表2）。如果A5的输入信号为高电平，则
剩余的地址输入线，用于选择每32个可能的渠道
输入或输出流。如在控制寄存器中的描述所说明的，
地址控制寄存器的输入线和所述数据流的地址位（ STA）的
给选择IDT72V8988数据的所有位置的用户的能力和
连接的回忆。参见图6 ，用于访问内部存储器。
在控制寄存器中的数据由存储器选择和流
地址位，拆分内存和处理器使能位（见表3 ） 。斯普利特内存
模式（第7位控制寄存器的）读取从数据存储和写入
是连接存储空间不足。内存选择位允许
连接内存高或低或数据存储器进行选择，而
流地址位定义了对应的输入内存小节
或输出流。
处理器使能位（第6位）放置每个输出信道的每
在处理器模式输出流;即连接内存中的内容
低（ CML ，表5）是在输出数据流的输出，一旦每一帧，除非
在ODE输入引脚为低电平。如果PE位为高电平，则IDT72V8988表现为
如果位2 （通道源）和0 （输出使能），每个连接的内存
高（CMH ，表4）的位置被设置为高电平，而不考虑实际值。
如果PE为低电平，则bit 2和0的每个连接内存的高位置运行
正常。在这种情况下，如果CMH的第2位为高电平时，相关联的TX输出
通道在处理器模式。如果CMH的第2位是低，则内容
CML的定义时隙的源信息（数据流和信道），该
要被切换到输出。
如果ODE的输入引脚为低电平，则所有的串行输出是高阻抗。
如果ODE为高电平，则bit 0 （输出使能）的CMH位置让（若为高电平）
或禁用（如果LOW）为特定的通道。
初始化
在微处理器的初始化程序中，微处理器应
计划，通过矩阵所需的活动路径，并把所有其他渠道
成为高阻抗状态。应注意，没有两个连接的TX
同时输出驱动总线。与CMH设置，微处理器
控制矩阵可以把ODE信号高放弃高
阻抗状态控制到连接内存最高位输出。
作为连接存储后可以上电是在任何状态下， ODE
销应该用于容纳所述TX数据流中的高阻抗，直到per-
通道输出允许在连接内存控制高是适当的
编程。
微处理器端口
该IDT72V8988微处理器的端口是一个非复用总线architec-
真实存在。并行端口由一个8位的并行数据总线的（ D0-D7 ），六地址
输入线（A0 - A5）和四条控制线（ CS，DS， R / W和
DTA ） 。
这种并行
微创允许访问控制寄存器，连接内存低，
连接存储器高，而数据存储器。所有地点都读/写
访问能够除了数据存储器，它只能读取。
从微创到连接存储和数据访问
存储器复用从输入和输出TDM端口访问。
这会导致可变数据确认延迟（ DTA） 。在IDT72V8988
装置中，所述
DTA
输出提供了800ns的最大确认延迟
在连接存储器读/写操作。然而，对于操作
在数据存储器（处理器模式） ，最大确认延迟
可以1220ns 。
表1
可变延迟模式
输入通道
n
n
n
输出通道
中m = n ， n + 1个或n + 2中
m>n+2
m<n
吞吐量延迟
间的n + 32时隙
米 - 正时隙
32- （ N-M）时隙
表2
地址映射
A5
0
1
1
1
1
1
1
1
1
5
A4
X
0
0
A3
X
0
0
A2
X
0
0
A1
0
0
0
A0
0
0
1
位置
控制寄存器
通道0
通道1
1
1
1
1
1
通道31
QQ：2881677436 复制
