3.3伏高密度SUPERSYNC II
36位的FIFO
65,536 x 36
131,072 x 36
IDT72V36100
IDT72V36110
产品特点：
请选择以下内存组织之间：
IDT72V36100
65,536 x 36
IDT72V36110
131,072 x 36
更高的密度， 2Meg和4Meg SuperSync II的FIFO
截至时钟频率为166 MHz运行
用户可选的异步读取和/或写入端口（ PBGA只）
用户可选的输入和输出端口，总线上浆
- X36到X36出
- X36到X18出
- X36中出X9
- X18到X36出
- X9在以X36出
大端/小端用户选择字节表示
5V输入容限
固定，先低时延字
零延迟重发
自动关机最大限度地降低待机功耗
主复位清除整个FIFO
部分复位清除数据，但保留可编程设置
空，满和半满标志信号FIFO状态
可编程几乎空和几乎全部的标志，每个标志可
默认为8个预选偏移1
可选的同步/异步时序模式Almost-
空的，几乎全旗
程序可编程标志由串行或并行方式
选择IDT标准时间（使用
EF
和
FF
标志） ，或第一个字
砸锅时间（使用
OR
和
IR
标志）
输出使能卖出期权数据输出为高阻抗状态
在深度和宽度易于扩展
JTAG端口，提供边界扫描功能（仅PBGA ）
独立的读写时钟（允许读取和写入
同时进行）
采用128引脚薄型四方扁平封装（ TQFP ）或144引脚塑料
球栅阵列（ PBGA ） （附加功能）
引脚兼容的SuperSync II （ IDT72V3640 / 72V3650 / 72V3660 /
72V3670 / 72V3680 / 72V3690 ）系列
高性能的亚微米CMOS技术
工业级温度范围（ ？ 40 ° C至+ 85°C ），可
°
°
绿色部分可用，请参阅订购信息
功能框图
*可仅在PBGA封装。
D
0
-D
n
（ X36 ， X18和X9）
文
WCLK / WR
LD SEN
*
输入寄存器
偏移寄存器
FF / IR
PAF
EF /或
PAE
HF
FWFT / SI
PFM
FSEL0
FSEL1
*
ASYW
写控制
逻辑
RAM阵列
65,536 x 36
131,072 x 36
写指针
旗
逻辑
读指针
BE
IP
BM
IW
OW
太太
PRS
TCK
*
TRST
*
TMS
**
TDI
*
TDO
控制
逻辑
公共汽车
CON组fi guration
RESET
逻辑
输出寄存器
读
控制
逻辑
RT
RM
ASYR
*
RCLK / RD
JTAG控制
（边界
扫描）
*
OE
Q
0
-Q
n
（ X36 ， X18和X9）
任
*
6117 drw01
IDT和IDT标志是集成设备技术，Inc的商标的SuperSync II FIFO是集成设备技术公司的商标。
商用和工业温度范围
1
2006年为Integrated Device Technology ， Inc.保留所有权利。产品规格如有变更，恕不另行通知。
2006年4月
DSC-6117/13
IDT72V36100 / 72V36110 3.3V高密度SUPERSYNC II
TM
36位的FIFO
65,536 ×36和131,072 ×36
商业和工业
温度范围
描述：
该IDT72V36100 / 72V36110格外深，高速， CMOS
先入先出（FIFO ）存储器与时钟读写控制和一个
灵活的总线匹配X36 / X18 / X9的数据流。这些FIFO提供的几个关键
用户的好处：
两个灵活的X36 / X18 / X9总线匹配读写端口
通过重传操作所需的周期是固定的，短的。
第一个字数据潜伏期，从时间的第一个字被写入到
空FIFO它可以读取的时间，是固定的，短的。
在读异步/同步翻译或写端口
高密度的产品多达4兆
公交配套同步FIFO都特别适合于网络，视频，
电信，数据通信，以及需要的其他应用程序
缓冲大量大小不等的数据和匹配总线。
每个FIFO具有一个数据输入端口（D
n
）和一个数据输出端口（Q
n
），两者的
这可以假定任一36位， 18位或9位的宽度，通过测定
外部控制输入引脚宽度（ IW ） ，输出宽度（ OW ） ，以及巴士 - 国家
在主复位周期匹配（ BM ）引脚。
输入端口可以被选择为一个同步（定时）接口
或异步接口。在同步操作的输入端口
通过写时钟（ WCLK ）输入和写使能（ WEN）输入控制。数据
本在DN上的数据输入被写入FIFO上的每个上升沿
销刀豆网络gurations
指数
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
WCLK
PRS
太太
LD
FWFT / SI
FF / IR
V
CC
PAF
GND
OW
FS0
HF
GND
FS1
BE
IP
BM
V
CC
PAE
PFM
EF /或
RM
GND
RCLK
任
RT
文
SEN
DNC
(1)
V
CC
DNC
(1)
IW
D35
D34
D33
D32
V
CC
D31
D30
GND
D29
D28
D27
D26
D25
D24
D23
GND
D22
V
CC
D21
D20
D19
D18
GND
D17
D16
D15
D14
D13
V
CC
D12
GND
D11
D10
D9
D8
D7
D6
GND
D5
D4
D3
V
CC
D2
D1
D0
GND
Q0
Q1
Q2
Q3
Q4
Q5
GND
Q6
V
CC
Q7
Q8
Q9
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
39
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
OE
V
CC
V
CC
Q35
Q34
Q33
Q32
GND
GND
Q31
Q30
Q29
Q28
Q27
Q26
V
CC
Q25
Q24
GND
GND
Q23
Q22
Q21
Q20
Q19
Q18
GND
Q17
Q16
V
CC
V
CC
Q15
Q14
Q13
Q12
GND
Q11
Q10
6117 drw02
注意：
1. DNC =请勿连接。
TQFP （ PK128-1 ，订货代码： PF ）
顶视图
2
2006年4月6日
IDT72V36100 / 72V36110 3.3V高密度SUPERSYNC II
TM
36位的FIFO
65,536 ×36和131,072 ×36
商业和工业
温度范围
描述（续）
当WCLK
文
为有效。在异步模式下只有WR
输入用于写入数据到FIFO。数据被写入在WR的上升沿
该
文
输入要依赖于它的活动状态， （ LOW ） 。
输出端口可以被选择为一个同步（定时）接口
或异步接口。在同步操作的输出端口是
通过读时钟（ RCLK ）输入和读使能（ REN）输入控制。数据
从FIFO中读取RCLK时的每个上升沿
任
为有效。
在异步操作仅RD输入用于读取从数据
FIFO。数据被读出在RD，所述的上升沿
任
输入应该连接到其
活动状态，LOW 。当选择了输出端口的异步操作
在FIFO必须对标准的IDT模式进行配置，并且
OE
使用的输入
提供输出，尺寸Qn三态控制。
两个RCLK和WCLK信号的频率可以从0变
到f
最大
完全独立。有在频率没有限制
的一个时钟输入相对于另一个。
有操作这些设备的两种可能的时序模式： IDT
标准模式和第一个字告吹（ FWFT ）模式。
In
IDT标准模式，
写入到一个空的FIFO的第一个字也不会出现
上的数据输出线，除非执行一个特定的读操作。读
引脚配置（续）
A1球焊垫角
A
ASYW
文
WCLK
PRS
PAF
LD
FF / IR
太太
HF
BM
EF
ASYR
BE
RCLK
IP
PAE
任
OE
RT
Q35
Q34
B
SEN
IW
FS0
FS1
PFM
C
D35
D34
D33
FWFT / SI
OW
V
CC
V
CC
RM
Q32
D
D32
D31
D28
D30
D27
V
CC
V
CC
V
CC
GND
GND
GND
GND
GND
V
CC
GND
V
CC
V
CC
Q29
Q26
Q30
Q27
Q3
3
Q31
Q28
E
D29
F
D26
D25
D22
D24
D23
V
CC
V
CC
GND
GND
GND
GND
GND
GND
GND
GND
V
CC
V
CC
Q23
Q24
Q21
Q25
Q20
G
D21
Q22
H
D18
D19
D20
V
CC
GND
GND
GND
GND
V
CC
Q19
Q18
Q17
J
D15
D16
D13
D17
D14
V
CC
D3
V
CC
GND
GND
V
CC
V
CC
Q16
Q13
Q15
Q12
Q14
Q11
K
D12
D0
V
CC
V
CC
TDO
Q2
L
D10
D11
D8
D6
D7
D4
D5
D1
D2
TMS
TRST
TCK
TDI
Q0
Q1
Q3
Q4
Q5
Q6
Q10
Q7
Q9
Q8
M
D9
1
2
3
4
5
6
7
8
9
10
11
12
6117 drw02b
PBGA ： 1mm节距， 13毫米X 13毫米（ BB144-1 ，订货代码： BB ）
顶视图
3
2006年4月6日
IDT72V36100 / 72V36110 3.3V高密度SUPERSYNC II
TM
36位的FIFO
65,536 ×36和131,072 ×36
商业和工业
温度范围
描述（续）
运算，它由激活的
任
并实现上升RCLK边缘，
会从内部存储器中的字转移到数据输出线。
In
FWFT模式，
写入到一个空的FIFO中的第一个字是直接主频
到RCLK信号的3转换后的数据输出线。一
任
是否
没有被断言为访问的第一个字。然而，随后的
写入FIFO的话做要求低
任
进行访问。状态
在主复位的FWFT / SI输入确定使用的定时模式。
对于需要更多的数据存储容量比单个FIFO中的应用
可提供的FWFT定时模式允许深度扩张的FIFO链接
在一系列（ 1 FIFO中即数据输出端被连接到相应的
的下一个数据输入）。无需外部逻辑是必要的。
这些FIFO有五个标志引脚，
EF /或
（空标志或输出就绪） ，
FF / IR
（满标志或输入就绪） ，
HF
（半满标志）
PAE
（可编程
几乎空标志）和
PAF
（可编程几乎满标志） 。该
EF
和
FF
功能是在IDT标准模式中选择。该
IR
和
OR
功能
在FWFT模式中选择。
HF ， PAE
和
PAF
随时可以使用，
不论定时模式。
PAE
和
PAF
可以独立地进行编程，以在任何点切换
内存。可编程偏移确定标志开关阈值和能
通过两种方法来加载：并行或串行。八默认偏移设置也
设置，从而使
PAE
可以被设置在的位置的预定数量来切换
从空边界和
PAF
阈值也可以设定为类似
预定义的值从完整的边界。缺省偏移值期间设定
主复位由FSEL0 ， FSEL1的状态，
LD
销。
对于串口编程，
SEN
再加上
LD
上的每个上升沿
WCLK ，用于通过串行输入（SI ）来加载偏移寄存器。对于并行
编程，
文
再加上
LD
在WCLK的每个上升沿，被用于
加载经由D中的偏移量寄存器
n
.
任
再加上
LD
每个上升沿
RCLK的可用于读取的偏移量在从Q平行
n
无论
串行或并行的偏移加载已被选择。
在主复位（ MRS）发生以下事件：读取和写入
指针设置为FIFO的第一个位置。在FWFT引脚选择IDT
标准模式或FWFT模式。
该部分复位（ PRS ）还设置了读写指针到第
所述存储器的位置。然而，定时模式，可编程标志
编程方法和默认的或现有的程序之前设置的偏移
部分复位保持不变。该标志根据所述定时更新
模式和有效偏移。
PRS
对于中期操作重置设备有用，
重新编程的可编程标志时，将是不可取的。
另外，也可以以选择的定时模式
PAE
（可编程Almost-
空标志）和
PAF
（可编程几乎满标志）输出。时机
模式可以被设置为异步或同步的
PAE
和
PAF
FL AGS 。
部分复位（ PRS ）
写时钟（ WCLK / WR * ）
写使能（ WEN ）
LOAD （ LD ）
（ X36 ， X18和X9） DATA IN （D
0
- D
n
)
串行ENABLE （ SEN ）
第一个字告吹/
串行输入（ FWFT / SI ）
满标志/ INPUT READY （ FF / IR ）
可编程几乎全（ PAF ）
MASTER RESET （ MRS）
读时钟（ RCLK / RD * ）
读使能（ REN）
输出使能（ OE ）
IDT
72V36100
72V36110
（ X36 ， X18和X9）数据输出（ Q
0
- Q
n
)
转发（ RT ）
空标志/ OUTPUT READY （ EF / OR）
可编程几乎空（ PAE ）
半满标志（ HF ）
大端/小端（ BE ）
穿插/
非穿插奇偶校验（ IP ）
输入宽度（ IW ） BUS-输出宽度（ OW ）
匹配
（ BM ）
图1.单设备配置信号流图
4
6117 drw03
2006年4月6日
IDT72V36100 / 72V36110 3.3V高密度SUPERSYNC II
TM
36位的FIFO
65,536 ×36和131,072 ×36
商业和工业
温度范围
如果异步
PAE / PAF
被选择的配置，所述
PAE
断言
LOW RCLK的低到高的跳变。
PAE
被重置为高，对LOW-
到高WCLK的过渡。类似地，
PAF
被置为低电平的LOW-
到高WCLK的过渡，
PAF
被重置为高，对低到高
RCLK过渡。
如果同步
PAE / PAF
被选择的配置，所述
PAE
断言和
更新的RCLK ，而不是只WCLK的上升沿。同样，
PAF
is
断言和更新的WCLK ，而不是只RCLK的上升沿。模式
期望的是在主复位通过可编程标志的配置状态
模式（ PFM ）引脚。
该重传功能允许将数据从FIFO重读以上
一次。一个低的
RT
上升RCLK边缘时输入启动重发
操作由读指针设置到所述存储器阵列的第一位置。
零延迟重发定时模式，可以使用重传被选中
计时模式引脚（ RM） 。在主复位的低电平RM会选择零
延迟重发。在主复位对RM一个高将选择正常
潜伏期。
如果选择零延迟重发操作时，第一个数据字是
重发将被放置在输出寄存器相对于同一RCLK
边发起基于RT为低的重传。
请参考图11和12，用于
重发定时
正常的延迟。参考
图13和14，用于
零延迟重发定时。
该设备可以具有不同的输入和输出的总线宽度为被构造
在表1中示出。
提供大端/小端数据字格式。这个功能是
有用的，当数据被写入到长字格式（ X36 / X18 ）的FIFO和读
在小词（ ×18 / ×9 ）格式，在FIFO中。如果选择大端模式，
那么长字的写入FIFO中最显著字节（字）将
被从FIFO读出第一个，随后在至少显著字节。如果小端
格式被选择时，则长字的最低显著字节写入到
FIFO将被首先读出，随后是最显著字节。该模式所需
在主复位由大端（ BE ）引脚的状态配置。看
图4为
总线匹配字节安排。
穿插/非穿插奇偶校验（ IP ）位功能允许用户
选择在加载到并行端口的字中的奇偶校验位（四
0
-dn ）时，
编程标志偏移。如果选择穿插平价模式，则
FIFO将假设奇偶校验位位于位位置D8 ， D17 ， D26和
标志偏移的并行编程期间D35 。如果不穿插
奇偶校验模式被选择，那么D8 ， D17和D26被假定为有效的位
和D32 ， D33 ， D34和D35被忽略。 IP模式硕士期间选择
由IP输入引脚的状态复位。穿插奇偶控制只有一个
时的偏移寄存器并行编程实现。它不影响数据
写入和从FIFO中读出。
提供一个JTAG测试端口，这里的FIFO有功能齐全的边界
扫描功能，符合IEEE 1149.1标准测试访问端口和
边界扫描结构。
如果，在任何时间，在FIFO没有积极地执行一个操作，该芯片将
自动关机。一旦在断电状态下，待机电源
电流消耗最小化。启动任何操作（通过激活控制
输入）将立即停止设备的的掉电状态。
该IDT72V36100 / 72V36110使用IDT的高速制造
亚微米CMOS技术。
表1 - BUS匹配的配置模式
BM
L
H
H
H
H
注意：
在主复位1.引脚的状态。
IW
L
L
L
H
H
OW
L
L
H
L
H
写端口宽度
x36
x36
x36
x18
x9
读端口宽度
x36
x18
x9
x36
x36
5
2006年4月6日
3.3伏高密度SUPERSYNC II
36位的FIFO
65,536 x 36
131,072 x 36
IDT72V36100
IDT72V36110
产品特点：
请选择以下内存组织之间：
IDT72V36100
65,536 x 36
IDT72V36110
131,072 x 36
更高的密度， 2Meg和4Meg SuperSync II的FIFO
截至时钟频率为166 MHz运行
用户可选的异步读取和/或写入端口（ PBGA只）
用户可选的输入和输出端口，总线上浆
- X36到X36出
- X36到X18出
- X36中出X9
- X18到X36出
- X9在以X36出
大端/小端用户选择字节表示
5V输入容限
固定，先低时延字
零延迟重发
自动关机最大限度地降低待机功耗
主复位清除整个FIFO
部分复位清除数据，但保留可编程设置
空，满和半满标志信号FIFO状态
可编程几乎空和几乎全部的标志，每个标志可
默认为8个预选偏移1
可选的同步/异步时序模式Almost-
空的，几乎全旗
程序可编程标志由串行或并行方式
选择IDT标准时间（使用
EF
和
FF
标志） ，或第一个字
砸锅时间（使用
OR
和
IR
标志）
输出使能卖出期权数据输出为高阻抗状态
在深度和宽度易于扩展
JTAG端口，提供边界扫描功能（仅PBGA ）
独立的读写时钟（允许读取和写入
同时进行）
采用128引脚薄型四方扁平封装（ TQFP ）或144引脚塑料
球栅阵列（ PBGA ） （附加功能）
引脚兼容的SuperSync II （ IDT72V3640 / 72V3650 / 72V3660 /
72V3670 / 72V3680 / 72V3690 ）系列
高性能的亚微米CMOS技术
工业级温度范围（ ？ 40 ° C至+ 85°C ），可
°
°
绿色部分可用，请参阅订购信息
功能框图
*可仅在PBGA封装。
D
0
-D
n
（ X36 ， X18和X9）
文
WCLK / WR
LD SEN
*
输入寄存器
偏移寄存器
FF / IR
PAF
EF /或
PAE
HF
FWFT / SI
PFM
FSEL0
FSEL1
*
ASYW
写控制
逻辑
RAM阵列
65,536 x 36
131,072 x 36
写指针
旗
逻辑
读指针
BE
IP
BM
IW
OW
太太
PRS
TCK
*
TRST
*
TMS
**
TDI
*
TDO
控制
逻辑
公共汽车
CON组fi guration
RESET
逻辑
输出寄存器
读
控制
逻辑
RT
RM
ASYR
*
RCLK / RD
JTAG控制
（边界
扫描）
*
OE
Q
0
-Q
n
（ X36 ， X18和X9）
任
*
6117 drw01
IDT和IDT标志是集成设备技术，Inc的商标的SuperSync II FIFO是集成设备技术公司的商标。
商用和工业温度范围
1
2006年为Integrated Device Technology ， Inc.保留所有权利。产品规格如有变更，恕不另行通知。
2006年4月
DSC-6117/13
IDT72V36100 / 72V36110 3.3V高密度SUPERSYNC II
TM
36位的FIFO
65,536 ×36和131,072 ×36
商业和工业
温度范围
描述：
该IDT72V36100 / 72V36110格外深，高速， CMOS
先入先出（FIFO ）存储器与时钟读写控制和一个
灵活的总线匹配X36 / X18 / X9的数据流。这些FIFO提供的几个关键
用户的好处：
两个灵活的X36 / X18 / X9总线匹配读写端口
通过重传操作所需的周期是固定的，短的。
第一个字数据潜伏期，从时间的第一个字被写入到
空FIFO它可以读取的时间，是固定的，短的。
在读异步/同步翻译或写端口
高密度的产品多达4兆
公交配套同步FIFO都特别适合于网络，视频，
电信，数据通信，以及需要的其他应用程序
缓冲大量大小不等的数据和匹配总线。
每个FIFO具有一个数据输入端口（D
n
）和一个数据输出端口（Q
n
），两者的
这可以假定任一36位， 18位或9位的宽度，通过测定
外部控制输入引脚宽度（ IW ） ，输出宽度（ OW ） ，以及巴士 - 国家
在主复位周期匹配（ BM ）引脚。
输入端口可以被选择为一个同步（定时）接口
或异步接口。在同步操作的输入端口
通过写时钟（ WCLK ）输入和写使能（ WEN）输入控制。数据
本在DN上的数据输入被写入FIFO上的每个上升沿
销刀豆网络gurations
指数
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
WCLK
PRS
太太
LD
FWFT / SI
FF / IR
V
CC
PAF
GND
OW
FS0
HF
GND
FS1
BE
IP
BM
V
CC
PAE
PFM
EF /或
RM
GND
RCLK
任
RT
文
SEN
DNC
(1)
V
CC
DNC
(1)
IW
D35
D34
D33
D32
V
CC
D31
D30
GND
D29
D28
D27
D26
D25
D24
D23
GND
D22
V
CC
D21
D20
D19
D18
GND
D17
D16
D15
D14
D13
V
CC
D12
GND
D11
D10
D9
D8
D7
D6
GND
D5
D4
D3
V
CC
D2
D1
D0
GND
Q0
Q1
Q2
Q3
Q4
Q5
GND
Q6
V
CC
Q7
Q8
Q9
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
39
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
OE
V
CC
V
CC
Q35
Q34
Q33
Q32
GND
GND
Q31
Q30
Q29
Q28
Q27
Q26
V
CC
Q25
Q24
GND
GND
Q23
Q22
Q21
Q20
Q19
Q18
GND
Q17
Q16
V
CC
V
CC
Q15
Q14
Q13
Q12
GND
Q11
Q10
6117 drw02
注意：
1. DNC =请勿连接。
TQFP （ PK128-1 ，订货代码： PF ）
顶视图
2
2006年4月6日
IDT72V36100 / 72V36110 3.3V高密度SUPERSYNC II
TM
36位的FIFO
65,536 ×36和131,072 ×36
商业和工业
温度范围
描述（续）
当WCLK
文
为有效。在异步模式下只有WR
输入用于写入数据到FIFO。数据被写入在WR的上升沿
该
文
输入要依赖于它的活动状态， （ LOW ） 。
输出端口可以被选择为一个同步（定时）接口
或异步接口。在同步操作的输出端口是
通过读时钟（ RCLK ）输入和读使能（ REN）输入控制。数据
从FIFO中读取RCLK时的每个上升沿
任
为有效。
在异步操作仅RD输入用于读取从数据
FIFO。数据被读出在RD，所述的上升沿
任
输入应该连接到其
活动状态，LOW 。当选择了输出端口的异步操作
在FIFO必须对标准的IDT模式进行配置，并且
OE
使用的输入
提供输出，尺寸Qn三态控制。
两个RCLK和WCLK信号的频率可以从0变
到f
最大
完全独立。有在频率没有限制
的一个时钟输入相对于另一个。
有操作这些设备的两种可能的时序模式： IDT
标准模式和第一个字告吹（ FWFT ）模式。
In
IDT标准模式，
写入到一个空的FIFO的第一个字也不会出现
上的数据输出线，除非执行一个特定的读操作。读
引脚配置（续）
A1球焊垫角
A
ASYW
文
WCLK
PRS
PAF
LD
FF / IR
太太
HF
BM
EF
ASYR
BE
RCLK
IP
PAE
任
OE
RT
Q35
Q34
B
SEN
IW
FS0
FS1
PFM
C
D35
D34
D33
FWFT / SI
OW
V
CC
V
CC
RM
Q32
D
D32
D31
D28
D30
D27
V
CC
V
CC
V
CC
GND
GND
GND
GND
GND
V
CC
GND
V
CC
V
CC
Q29
Q26
Q30
Q27
Q3
3
Q31
Q28
E
D29
F
D26
D25
D22
D24
D23
V
CC
V
CC
GND
GND
GND
GND
GND
GND
GND
GND
V
CC
V
CC
Q23
Q24
Q21
Q25
Q20
G
D21
Q22
H
D18
D19
D20
V
CC
GND
GND
GND
GND
V
CC
Q19
Q18
Q17
J
D15
D16
D13
D17
D14
V
CC
D3
V
CC
GND
GND
V
CC
V
CC
Q16
Q13
Q15
Q12
Q14
Q11
K
D12
D0
V
CC
V
CC
TDO
Q2
L
D10
D11
D8
D6
D7
D4
D5
D1
D2
TMS
TRST
TCK
TDI
Q0
Q1
Q3
Q4
Q5
Q6
Q10
Q7
Q9
Q8
M
D9
1
2
3
4
5
6
7
8
9
10
11
12
6117 drw02b
PBGA ： 1mm节距， 13毫米X 13毫米（ BB144-1 ，订货代码： BB ）
顶视图
3
2006年4月6日
IDT72V36100 / 72V36110 3.3V高密度SUPERSYNC II
TM
36位的FIFO
65,536 ×36和131,072 ×36
商业和工业
温度范围
描述（续）
运算，它由激活的
任
并实现上升RCLK边缘，
会从内部存储器中的字转移到数据输出线。
In
FWFT模式，
写入到一个空的FIFO中的第一个字是直接主频
到RCLK信号的3转换后的数据输出线。一
任
是否
没有被断言为访问的第一个字。然而，随后的
写入FIFO的话做要求低
任
进行访问。状态
在主复位的FWFT / SI输入确定使用的定时模式。
对于需要更多的数据存储容量比单个FIFO中的应用
可提供的FWFT定时模式允许深度扩张的FIFO链接
在一系列（ 1 FIFO中即数据输出端被连接到相应的
的下一个数据输入）。无需外部逻辑是必要的。
这些FIFO有五个标志引脚，
EF /或
（空标志或输出就绪） ，
FF / IR
（满标志或输入就绪） ，
HF
（半满标志）
PAE
（可编程
几乎空标志）和
PAF
（可编程几乎满标志） 。该
EF
和
FF
功能是在IDT标准模式中选择。该
IR
和
OR
功能
在FWFT模式中选择。
HF ， PAE
和
PAF
随时可以使用，
不论定时模式。
PAE
和
PAF
可以独立地进行编程，以在任何点切换
内存。可编程偏移确定标志开关阈值和能
通过两种方法来加载：并行或串行。八默认偏移设置也
设置，从而使
PAE
可以被设置在的位置的预定数量来切换
从空边界和
PAF
阈值也可以设定为类似
预定义的值从完整的边界。缺省偏移值期间设定
主复位由FSEL0 ， FSEL1的状态，
LD
销。
对于串口编程，
SEN
再加上
LD
上的每个上升沿
WCLK ，用于通过串行输入（SI ）来加载偏移寄存器。对于并行
编程，
文
再加上
LD
在WCLK的每个上升沿，被用于
加载经由D中的偏移量寄存器
n
.
任
再加上
LD
每个上升沿
RCLK的可用于读取的偏移量在从Q平行
n
无论
串行或并行的偏移加载已被选择。
在主复位（ MRS）发生以下事件：读取和写入
指针设置为FIFO的第一个位置。在FWFT引脚选择IDT
标准模式或FWFT模式。
该部分复位（ PRS ）还设置了读写指针到第
所述存储器的位置。然而，定时模式，可编程标志
编程方法和默认的或现有的程序之前设置的偏移
部分复位保持不变。该标志根据所述定时更新
模式和有效偏移。
PRS
对于中期操作重置设备有用，
重新编程的可编程标志时，将是不可取的。
另外，也可以以选择的定时模式
PAE
（可编程Almost-
空标志）和
PAF
（可编程几乎满标志）输出。时机
模式可以被设置为异步或同步的
PAE
和
PAF
FL AGS 。
部分复位（ PRS ）
写时钟（ WCLK / WR * ）
写使能（ WEN ）
LOAD （ LD ）
（ X36 ， X18和X9） DATA IN （D
0
- D
n
)
串行ENABLE （ SEN ）
第一个字告吹/
串行输入（ FWFT / SI ）
满标志/ INPUT READY （ FF / IR ）
可编程几乎全（ PAF ）
MASTER RESET （ MRS）
读时钟（ RCLK / RD * ）
读使能（ REN）
输出使能（ OE ）
IDT
72V36100
72V36110
（ X36 ， X18和X9）数据输出（ Q
0
- Q
n
)
转发（ RT ）
空标志/ OUTPUT READY （ EF / OR）
可编程几乎空（ PAE ）
半满标志（ HF ）
大端/小端（ BE ）
穿插/
非穿插奇偶校验（ IP ）
输入宽度（ IW ） BUS-输出宽度（ OW ）
匹配
（ BM ）
图1.单设备配置信号流图
4
6117 drw03
2006年4月6日
IDT72V36100 / 72V36110 3.3V高密度SUPERSYNC II
TM
36位的FIFO
65,536 ×36和131,072 ×36
商业和工业
温度范围
如果异步
PAE / PAF
被选择的配置，所述
PAE
断言
LOW RCLK的低到高的跳变。
PAE
被重置为高，对LOW-
到高WCLK的过渡。类似地，
PAF
被置为低电平的LOW-
到高WCLK的过渡，
PAF
被重置为高，对低到高
RCLK过渡。
如果同步
PAE / PAF
被选择的配置，所述
PAE
断言和
更新的RCLK ，而不是只WCLK的上升沿。同样，
PAF
is
断言和更新的WCLK ，而不是只RCLK的上升沿。模式
期望的是在主复位通过可编程标志的配置状态
模式（ PFM ）引脚。
该重传功能允许将数据从FIFO重读以上
一次。一个低的
RT
上升RCLK边缘时输入启动重发
操作由读指针设置到所述存储器阵列的第一位置。
零延迟重发定时模式，可以使用重传被选中
计时模式引脚（ RM） 。在主复位的低电平RM会选择零
延迟重发。在主复位对RM一个高将选择正常
潜伏期。
如果选择零延迟重发操作时，第一个数据字是
重发将被放置在输出寄存器相对于同一RCLK
边发起基于RT为低的重传。
请参考图11和12，用于
重发定时
正常的延迟。参考
图13和14，用于
零延迟重发定时。
该设备可以具有不同的输入和输出的总线宽度为被构造
在表1中示出。
提供大端/小端数据字格式。这个功能是
有用的，当数据被写入到长字格式（ X36 / X18 ）的FIFO和读
在小词（ ×18 / ×9 ）格式，在FIFO中。如果选择大端模式，
那么长字的写入FIFO中最显著字节（字）将
被从FIFO读出第一个，随后在至少显著字节。如果小端
格式被选择时，则长字的最低显著字节写入到
FIFO将被首先读出，随后是最显著字节。该模式所需
在主复位由大端（ BE ）引脚的状态配置。看
图4为
总线匹配字节安排。
穿插/非穿插奇偶校验（ IP ）位功能允许用户
选择在加载到并行端口的字中的奇偶校验位（四
0
-dn ）时，
编程标志偏移。如果选择穿插平价模式，则
FIFO将假设奇偶校验位位于位位置D8 ， D17 ， D26和
标志偏移的并行编程期间D35 。如果不穿插
奇偶校验模式被选择，那么D8 ， D17和D26被假定为有效的位
和D32 ， D33 ， D34和D35被忽略。 IP模式硕士期间选择
由IP输入引脚的状态复位。穿插奇偶控制只有一个
时的偏移寄存器并行编程实现。它不影响数据
写入和从FIFO中读出。
提供一个JTAG测试端口，这里的FIFO有功能齐全的边界
扫描功能，符合IEEE 1149.1标准测试访问端口和
边界扫描结构。
如果，在任何时间，在FIFO没有积极地执行一个操作，该芯片将
自动关机。一旦在断电状态下，待机电源
电流消耗最小化。启动任何操作（通过激活控制
输入）将立即停止设备的的掉电状态。
该IDT72V36100 / 72V36110使用IDT的高速制造
亚微米CMOS技术。
表1 - BUS匹配的配置模式
BM
L
H
H
H
H
注意：
在主复位1.引脚的状态。
IW
L
L
L
H
H
OW
L
L
H
L
H
写端口宽度
x36
x36
x36
x18
x9
读端口宽度
x36
x18
x9
x36
x36
5
2006年4月6日
QQ：2881677436 复制
