CMOS SyncFIFO
8192 X 9
集成设备技术有限公司
先进
信息
IDT72251
产品特点：
8192 ×9位组织
引脚/功能与IDT72421兼容/ 722x1系列
15毫微秒的读/写周期时间
读写时钟可以是独立的
双口零落空时体系结构
空和满标志信号FIFO状态
可编程几乎空和几乎全部标志可以
被设置为任意深度
可编程几乎空和几乎全部标志
默认为清空+ 7 ，和全-7，分别
输出使能输出数据总线的高阻抗
状态
先进的亚微米CMOS技术
可提供32引脚塑料有引线芯片载体（ PLCC ）
工业级温度范围（ -40
o
C至+ 85
o
C）是可用
能，测试军事电气规范
描述：
该IDT72251 SyncFIFO 是一个非常高速，低
电源先入先出（ FIFO）存储器与时钟读
写控制。该IDT72251具有8192 ×9位内存
数组。这个FIFO是适用于多种数据的
缓冲的需要，如图形，局域网和
处理器间通信。
这个FIFO有一个9位输入和输出端口。输入端口
由自由振荡时钟（ WCLK ） ，和两个写控制
使能引脚（
WEN1
， WEN2 ） 。数据被写入到
在每个时钟上升沿同步FIFO的写入
使能引脚被置位。输出端口被控制
另一个时钟引脚（ RCLK ）和两个读使能引脚（
REN1
,
REN2
） 。读时钟可连接到写时钟为单
时钟操作或两个时钟可以运行一个异步
另一种为双时钟运行。输出使能引脚（
OE
）是
设置在读出端口的输出的三态控制。
同步FIFO有两个固定的标志，空（
EF
）和
全部（
FF
） 。两个可编程的标志，几乎空（
PAE
）和
几乎完全（
PAF
） ，提供了用于改进的系统控制。
可编程标志缺省为空+ 7和全7
PAE
和
PAF
上。可编程偏移标志
装载是由一个简单的状态机控制，并且启动
通过断言负载销（
LD
).
该IDT72251采用IDT的高速制造
亚微米CMOS技术。
功能框图
WCLK
WEN2
输入寄存器
偏移寄存器
D
0
- D
8
写控制
逻辑
旗
逻辑
写指针
RAM阵列
8192 x 9
读指针
读控制
逻辑
输出寄存器
复位逻辑
RCLK
Q
0
- Q
8
SyncFIFO是商标和IDT标志是集成设备技术，Inc.的注册商标。
3545 DRW 01
商业温度范围
1996
集成设备技术公司
有关最新信息，请联系IDT的网站www.idt.com或传真点播在408-492-8391 。
1996年12月
DSC-3545/-
5.14
1
IDT72251 CMOS SyncFIFO
8192 x 9
商业温度范围
引脚配置
D
2
D
3
D
4
D
5
D
6
D
7
D
8
指数
4
D
1
D
0
PAF
PAE
GND
REN1
RCLK
REN2
OE
5
6
7
8
9
10
11
12
13
3
2
1
32 31 30
29
28
27
26
RS
WEN1
WCLK
WEN2/LD
V
CC
Q
8
Q
7
Q
6
Q
5
J32-1
25
24
23
22
21
14 15 16 17 18 19 20
Q
3
Q
0
Q
1
Q
2
Q
4
EF
FF
PLCC
顶视图
2655 DRW 02B
引脚说明
RS
符号
D
0
-D
8
名字
数据输入
RESET
WCLK
写时钟
写使能1
WEN1
WEN2/
LD
写使能2 /
负载
Q
0
-Q
8
RCLK
数据输出
读时钟
读使能1
读使能2
OUTPUT ENABLE
空标志
REN1
REN2
OE
EF
PAE
PAF
FF
V
CC
GND
可编程
几乎空
旗
可编程
O
几乎满标志
满标志
O
动力
地
I / O
描述
I
数据输入为9位的总线。
I
当
RS
置为低电平，内部读和写指针被设置到RAM阵列的第一位置，
FF
和
PAF
变为高电平，并且
PAE
和
EF
变低。在经过最初的写操作之前，需要进行重置
电。
I
数据被写入FIFO时写的WCLK由低到高的跳变
启用（S ）的断言。
I
如果FIFO被配置为具有可编程的标志
WEN1
是只写使能引脚。
当
WEN1
为低电平时，数据被写入FIFO每低到高的转变WCLK 。如果
在FIFO被配置成具有两个写使能
WEN1
必须为低和WEN2必须
高到数据写入到FIFO。数据将不被写入到FIFO中，如果
FF
是低的。
I
FIFO被复位时配置有两个写使能或可编程标志。如果WEN2 /
LD
为高电平复位时，该引脚用作第二个写使能。如果WEN2 /
LD
为低电平时复位，
这个引脚作为一个控制加载和读取可编程标志偏移。如果FIFO
构造成具有两个写使能
WEN1
必须较低， WEN2必须为高电平写
数据到FIFO。数据将不被写入到FIFO中，如果
FF
为LOW 。如果FIFO被配置
置的具有可编程的标志， WEN2 /
LD
保持低电平写入或读取的可编程标志
偏移。
O数据输出的9位总线。
I
数据从FIFO中读取RCLK时的低到高的转变
REN1
和
REN2
是
断言。
I
当
REN1
和
REN2
低，数据从FIFO中读出每一个低到高的转变
的RCLK 。数据将不会被从FIFO读出，如果
EF
是低的。
I
当
REN1
和
REN2
低，数据从FIFO中读出每一个低到高的转变
的RCLK 。数据将不会被从FIFO读出，如果
EF
是低的。
I
当
OE
为低电平时，数据输出总线是有效的。如果
OE
为高电平时，输出的数据总线将在一个
高阻抗状态。
当
EF
为低时，所述的FIFO是空的，进一步的数据读出从输出被抑制。当
EF
为高电平时， FIFO不为空。
EF
同步到RCLK 。
当
PAE
为低时，所述的FIFO是空的，几乎基于所述偏移编程到FIFO中。
默认的复位偏移空+ 7 。
PAE
同步到RCLK 。
当
PAF
为低电平时，FIFO几乎充满基于所述偏移编程到FIFO中。该
默认情况下，在复位偏移量是全7 。
PAF
同步到WCLK 。
当
FF
为低电平时，FIFO为满并且进一步的数据写入到输入被禁止。当
FF
is
HIGH时，FIFO未满。
FF
同步到WCLK 。
一个+5伏电源引脚。
一0伏接地引脚。
2655 TBL 01
5.14
2
IDT72251 CMOS SyncFIFO
8192 x 9
商业温度范围
信号说明
输入：
DATA IN （D
0
- D
8
) —
数据输入9位宽度的数据。
控制：
复位（
RS
)
- 复位完成时复位
(
RS
）输入为低电平状态。在复位过程中，内部
读写指针被设置到第一位置。复位的
前一个写操作可以在上电后需要
的地方。全旗（
FF
）和可编程几乎满标志
(
PAF
）将被重置为HIGH吨后
RSF
。空标志（
EF
）和
可编程几乎空标志（
PAE
）将被重置为低电平
吨后
RSF
。在复位时，输出寄存器初始化为所有
零和偏移寄存器被初始化为它们的默认
值。
写时钟（ WCLK ）
- 写周期的开始
低到高的写时钟（ WCLK ）的过渡。数据设定
建立和保持时间，必须满足在相对于所述低到高
写时钟（ WCLK ）的过渡。全旗（
FF
）和
可编程几乎满标志（
PAF
）与同步
相对于写入时钟的低到高的跳变
（ WCLK ） 。
写和读时钟可以是异步或
重合。
写使能1 （
WEN1
)
- 如果FIFO被配置为
可编程标志，写使能1 （
WEN1
）是唯一
使能控制引脚。在这种配置中，当写使能1
(
WEN1
）为低电平时，数据可以被加载到输入寄存器和
在每个写时钟的低到高的跳变RAM阵列
（ WCLK ） 。数据被存储在RAM阵列顺序地和
独立于任何正在进行读操作。
在这种配置中，当写使能1（
WEN1
）为高电平时，
输入寄存器保持之前的数据，也没有新的数据是
允许被加载到寄存器中。
如果FIFO被配置为具有两个写使能，其中
允许深度扩展中，有两个使能控制引脚。
看到写使能以下操作2款在这
配置。
为了防止数据溢出，全旗（
FF
）将变低，
抑制进一步的写操作。当完成一个
有效的读周期，满标志（
FF
）会去吨后高
WFF
,
允许一个有效的写操作开始。写使能1 （
WEN1
）是
忽略了当FIFO满。
读时钟（ RCLK ）
- 数据可以在读取输出
读时钟（ RCLK ）的低到高的转变。该
空标志（
EF
）和可编程几乎空标志（
PAE
)
关于同步到低到高的跳变
的读出时钟（ RCLK ） 。
写和读时钟可以是异步或
重合。
读使能（
REN1
,
REN2
)
- 当两个读使能
(
REN1
,
REN2
）是低电平时，数据从RAM阵列读
在读的低到高转换输出寄存器
时钟（ RCLK ） 。
当任一读使能（
REN1
,
REN2
）为高电平，则
输出寄存器保存的先前的数据和没有新的数据是
允许被加载到寄存器中。
当所有的数据已被从FIFO中时，空读
旗（
EF
）将变低，抑制了进一步的读取操作。一旦
一个有效的写操作已经完成，所述空
旗（
EF
）会去吨后高
REF
和一个有效的读取就可以开始。
在读使能（
REN1
,
REN2
）被忽略，当FIFO
是空的。
输出使能（
OE
)
- 当输出使能（
OE
）是
使能（低电平） ，并行输出缓冲器接收从数据
输出寄存器。当输出使能（
OE
）被禁用
（高电平）时，Q输出的数据总线处于高阻抗状态。
写使能2 /加载（ WEN2 /
LD
)
- 这是一个双重目的的
引脚。 FIFO被复位时配置有可编程的
标志或有两个写使能，这使得深度
扩展。如果写使能2 /加载（ WEN2 /
LD
）被设置为高，在
复位（
RS
= LOW ）时，此引脚用作第二个写使能
引脚。
如果FIFO被配置为具有两个写使能，当
写使能（
WEN1
）低和写使能2 /加载（ WEN2 /
LD
）为高电平时，数据可以被加载到输入寄存器和
在每个写时钟的低到高的跳变RAM阵列
（ WCLK ） 。数据被存储在RAM阵列顺序地和
独立于任何正在进行读操作。
在这种配置中，当写使能（
WEN1
）为高
和/或写使能2 /加载（ WEN2 /
LD
）为低电平时，输入
寄存器保存的先前的数据和没有新的数据被允许
被加载到寄存器中。
为了防止数据溢出，全旗（
FF
）将变低，
抑制进一步的写操作。当完成一个
有效的读周期，满标志（
FF
）会去吨后高
WFF
,
允许一个有效的写操作开始。写使能1 （
WEN1
）和写
启用2 /加载（ WEN2 /
LD
）被忽略，当FIFO满。
在FIFO被配置为具有可编程的标志时
写使能2 /加载（ WEN2 /
LD
）为低电平复位
(
RS
=低） 。该IDT7225设备包含4个8位偏移
寄存器可以与数据被装载在输入或读取
上的输出。参见图3的大小细节
寄存器和默认值。
如果FIFO被配置为具有可编程的标志时
写使能1 （
WEN1
）和写使能2 /加载（ WEN2 /
LD
）被设置为低，在输入三维数据被写入到空
（最低有效位）的偏移量上注册的第一个低到高
写时钟（ WCLK ）的过渡。数据被写入到
空（最高有效位），偏移在第二寄存器
低到高的写入时钟（ WCLK ） ，过渡到
满（最低有效位）的偏移量上的第三过渡寄存器
和成满（最高有效位）抵消了注册
第四个转变。写入时钟的第五类过渡（ WCLK ）
再次写入到空（最低有效位），偏移寄存器。
5.14
5
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