128K ×8 3.3V同步SRAM
与ZBT 和流过
产量
集成设备技术有限公司
ADVANCE
信息
IDT71V509
产品特点：
128K ×8的内存配置
高速 - 66兆赫（ 9 ns的时钟到数据访问）
流量通输出
读写周期之间没有死循环
低功耗模式下取消
3.3V单电源（ ± 5 ％ ）
封装在44引脚SOJ
描述：
该IDT71V509是3.3V高速1024576位同步
异步的SRAM组织为128K X 8，它被设计成
打开公交车之间左右时消除死循环
读取和写入，或写入和读取。因此，它被赋予
名ZBT 或零总线周转 。
地址和控制信号被施加到SRAM
在一个时钟周期，并且一个时钟周期以后其相关联的
周期出现的数据，无论是读取或写入。
该IDT71V509包含数据，地址和控制信号
寄存器。输出使能是唯一的异步信号，并
可以用于禁用在任何时间的输出。
时钟使能（
CEN
）引脚允许IDT71V509的操作
只要有必要暂停。所有同步
输入被忽略时，
CEN
高。片选（
CS
）引脚
允许用户在需要时可以取消选择该设备。如果
CS
is
高，则启动任何新的存储器操作，但任何挂起
数据传输（读取和写入）仍然可以完成。
该IDT71V509采用IDT的高性能3.3V CMOS
过程，并封装在一个JEDEC标准的400密耳44-
导致高板小外形J形引脚塑料封装（ SOJ ）
密度。
功能框图
地址
D
Q
地址
SRAM
控制
(
WE
,
CS
,
CEN
)
D
输入寄存器
Q
控制
DI
DO
D
Q
控制逻辑
CLK
MUX
SEL
时钟
OE
门
数据
3618 DRW 01
IDT标志是集成设备技术公司的注册商标， CacheRAM ，零总线周转和ZBTare商标。
Pentium是英特尔公司的商标。
PowerPC是国际商用机器公司的商标。
商业级温度范围
1996
集成设备技术有限公司
1996年8月
11.3
DSC-3618/1
1
IDT71V509
128K X 8 3.3V同步的ZBT 和流过输出SRAM
商业级温度范围
引脚配置
A0
A1
A2
VSS
I/O7
I/O6
VDD
I/O5
I/O4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
NC
(4)
A16
A15
A14
A13
A12
A11
WE
OE
VDD
VSS
VSS
I/O3
I/O2
VDD
I/O1
I/O0
VSS
(2)
NC
A3
A4
SO44-1
VDD
CLK
VSS
VDD
(1)
NC
(5)
CS
CEN
A10
A9
A8
A7
A6
A5
(3)
NC
注意事项：
1.引脚32 ：未来控制输入
2.引脚20 ：未来I / O8
3.引脚23 ：未来A17
4.引脚44 ：未来A18
5.引脚36不需要直接连接到VDD ，只要它是
≥
VIH 。
顶视图
引脚德网络nitions
(1)
符号
A
0
-A
16
CLK
引脚功能
地址输入
时钟
时钟使能
I / O
I
I
I
活跃
不适用
不适用
低
3618 DRW 02
描述
同步地址输入。地址被注册在每个上升沿
CLK如果
CEN
和
CS
都很低。
同步时钟使能输入。当
CEN
采样为高电平，其他
同步输入被忽略，输出保持不变。当
CEN
采样为低电平时， IDT71V509正常工作。
CEN
CS
WE
OE
I / O
0
-I / O
7
V
DD
V
SS
时钟输入。以外
OE
，对于所有的输入和输出定时的参考
设备是相对于CLK的上升沿。
芯片选择
I
低
写使能
I
低
同步写使能。如果
WE
采样为低电平，写是在启动
被登记在该时间地址。如果
WE
采样为高电平，读取启动
在该地址被登记在那个时候。
WE
被忽略时，无论是
CEN
or
CS
采样为高电平。
异步输出使能。当
OE
为高电平时， I / O总线变为高电平
阻抗。
OE
必须是低以从IDT71V509读取数据。
同步片选输入。当
CS
采样为低电平时，器件工作
正常。当
CS
采样为高电平，没有读或写操作开始，
和I / O总线是三态的下一个周期。
CS
如果被忽略
CEN
是在高
CLK的同一上升沿。
OUTPUT ENABLE
数据输入/输出
电源
地
I
I / O
不适用
不适用
低
不适用
不适用
不适用
同步数据输入/输出（ I / O）引脚。两个数据输入路径和数据
输出路径被登记并通过CLK的上升沿触发。
3.3V电源引脚。
接地引脚。
11.3
2
IDT71V509
128K X 8 3.3V同步的ZBT 和流过输出SRAM
商业级温度范围
功能时序图
周期
时钟
n+29
n+30
n+31
n+32
n+33
n+34
n+35
n+36
n+37
地址
(A0 - A16)
A29
A30
A31
A32
A33
A34
A35
A36
A37
控制
(
CS
,
CEN
,
WE
)
数据
（ I / O0 - I / O7 ）
C29
C30
C31
C32
C33
C34
C35
C36
C37
D28
D29
D30
D31
D32
D33
D34
D35
D36
3618 DRW 03
典型操作 -
CS
和
CEN
低
周期
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
n+8
n+9
n+10
n+11
n+12
n+13
n+14
n+15
n+16
n+17
n+18
n+19
n+20
n+21
地址
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
A18
A19
A20
A21
WE
H
L
H
L
H
L
H
L
H
L
H
H
L
L
H
H
H
L
L
L
H
H
CS
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
CEN
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
OE
?
L
X
L
X
L
X
L
X
L
X
L
L
X
X
L
L
L
X
X
X
L
I / O
D-1
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
D16
D17
D18
D19
D20
评论
?
数据输出
DATA IN
数据输出
DATA IN
数据输出
DATA IN
数据输出
DATA IN
数据输出
DATA IN
数据输出
数据输出
DATA IN
DATA IN
数据输出
数据输出
数据输出
DATA IN
DATA IN
DATA IN
数据输出
11.3
3
IDT71V509
128K X 8 3.3V同步的ZBT 和流过输出SRAM
商业级温度范围
读操作
周期
n
n+1
地址
A0
X
WE
H
X
CS
L
X
CEN
L
X
OE
X
L
I / O
X
D0
评论
地址和控制满足设置
地址A0读出的内容
3618 TBL 02
H =高; L =低; X =无关; ？ =不知道; Z =高阻抗
写操作
周期
n
n+1
地址
A0
X
WE
L
X
CS
L
X
CEN
L
L
OE
X
X
I / O
X
D0
评论
地址和控制满足设置
新的数据驱动器输入的SRAM
3618 TBL 03
H =高; L =低; X =无关; ？ =不知道; Z =高阻抗
读操作与时钟使能使用
周期
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
地址
A0
X
A2
X
X
A5
A6
A7
WE
H
X
H
X
X
H
H
?
CS
L
X
L
X
X
L
L
L
CEN
L
H
L
H
H
L
L
L
OE
X
L
L
L
L
L
L
L
I / O
X
D0
D0
D2
D2
D2
D5
D6
评论
地址和控制满足设置
地址A0读出的内容
地址A0读出的内容
地址A2读出的内容
地址A2读出的内容
地址A2读出的内容
地址A5读出的内容
地址A6读出的内容
3618 TBL 04
H =高; L =低; X =无关; ？ =不知道; Z =高阻抗
写操作与时钟使能使用
周期
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
地址
A0
X
A2
X
X
A5
A6
A7
WE
L
X
L
X
X
L
L
?
CS
L
X
L
X
X
L
L
L
CEN
L
H
L
H
H
L
L
L
OE
X
X
X
X
X
X
X
X
I / O
X
X
D0
X
X
D2
D5
D6
评论
地址和控制满足设置
时钟被忽略的N + 1到n + 2低到高
新的数据驱动器输入的SRAM
时钟忽略在第n + 3到n + 4由低到高
时钟被忽略的N + 4至N + 5低到高
新的数据驱动器输入的SRAM
新的数据驱动器输入的SRAM
新的数据驱动器输入的SRAM
3618 TBL 05
H =高; L =低; X =无关; ？ =不知道; Z =高阻抗
11.3
4
IDT71V509
128K X 8 3.3V同步的ZBT 和流过输出SRAM
商业级温度范围
读操作带有片选二手
周期
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
n+8
n+9
地址
X
X
A2
X
A4
X
X
A7
X
X
WE
X
X
H
X
H
X
X
H
X
X
CS
H
H
L
H
L
H
H
L
H
H
CEN
L
L
L
L
L
L
L
L
L
L
OE
X
X
X
L
X
L
X
X
L
X
I / O
?
Z
Z
D2
Z
D4
Z
Z
D7
Z
评论
取消
取消
地址和控制满足设置
地址A2读出取消，目录
地址和控制满足设置
地址A4读出取消，目录
取消
地址和控制满足设置
地址A7宣读了取消，目录
取消
3618 TBL 06
H =高; L =低; X =无关; ？ =不知道; Z =高阻抗
带片选的写操作中使用
周期
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
n+8
n+9
地址
X
X
A2
X
A4
X
X
A7
X
X
WE
X
X
L
X
L
X
X
L
X
X
CS
H
H
L
H
L
H
H
L
X
X
CEN
L
L
L
L
L
L
L
L
L
L
OE
X
X
X
X
X
X
X
X
X
X
I / O
?
Z
Z
D2
Z
D4
Z
Z
D7
Z
评论
取消
取消
地址和控制满足设置
取消选择，新的数据驱动器输入的SRAM
地址和控制满足设置
取消选择，新的数据驱动器输入的SRAM
取消
地址和控制满足设置
取消选择，新的数据驱动器输入的SRAM
取消
3618 TBL 07
H =高; L =低; X =无关; ？ =不知道; Z =高阻抗
11.3
5
QQ：2880707522 复制
