【128K ×36 ， 256K ×183.3V同步ZBT SRAM的2.5V的I / O ，突发计数】,IC型号IDT71V2556S200BG,IDT71V2556S200BG PDF资料,IDT71V2556S200BG经销商,ic,电子元器件-51电子网

128K ×36 ， 256K ×18

3.3V同步ZBT SRAM的

2.5V的I / O ，突发计数器

流水线输出

IDT71V2556S

IDT71V2558S

IDT71V2556SA

IDT71V2558SA

特点

128K ×36 ， 256K ×18的内存配置

支持高性能系统的运行速度 - 200兆赫

（ 3.2 ns的时钟到数据访问）

ZBT

特点 - 读和写之间没有死循环

周期

内部同步输出缓冲器能消除

需要控制

单R / W （读/写）控制引脚

正时钟边沿触发的地址，数据和控制

信号注册了全流水线的应用

4字突发能力（交错或线性）

单个字节写（ BW

）控制（可配合活动）

三芯片使简单的深度扩张

3.3V电源（ ± 5 ％）， 2.5V的I / O电压（V

DDQ ）

可选 - 边界扫描的JTAG接口（ IEEE 1149.1

投诉）

包装在JEDEC标准的100引脚塑料薄型四方

扁平封装（ TQFP ）， 119球栅阵列（ BGA ）和165细牙

球栅阵列（ FBGA ）

描述

该IDT71V2556 / 58顷3.3V高速4718592位（ 4.5兆

位）同步SRAM 。他们的目的是消除死总线周期

围绕转动时，公交车之间的读取和写入，或写入和

读取。因此，他们已获得的名称ZBT

或零总线

周转。

地址和控制信号被施加到SRAM中一个时钟

周期，并且两个周期后，相关联的数据的周期发生，不管是读

或写。

该IDT71V2556 / 58包含的数据I / O，地址和控制信号

寄存器。输出使能是唯一的异步信号，并且可以使用

禁止输出在任何给定的时间。

时钟使能（ CEN ）引脚允许IDT71V2556 / 58的操作

只要有必要暂停。所有同步输入被忽略

当（ CEN ）高，内部设备寄存器将保持其先前的

值。

有三个芯片使能引脚（ CE

，CE

），允许用户

在需要时取消该设备。如果这三个中的任何一个都没有

置当ADV / LD为低时，没有新的存储器操作可以被发起。

然而，任何挂起的数据传输（读或写）将完成。

数据总线将三态，两个周期的芯片被取消或写操作后，

发起。

该IDT71V2556 / 58具有一个片上串计数器。在连拍模式下，

该IDT71V2556 / 58可以提供4个周期的数据为一个单一的地址

提交到SRAM中。色同步信号序列的顺序由定义

LBO

输入引脚。该

LBO

脚线和交错突发之间进行选择

序列。该ADV / LD信号用于加载新的外部地址

（ ADV / LD = LOW）或增加内部突发计数器（ ADV / LD =

HIGH ）。

该IDT71V2556 / 58的SRAM采用IDT最新的高性能

CMOS工艺和被包装在JEDEC标准14毫米X 20毫米

100针薄塑料四方扁平封装（ TQFP ），以及一个119球栅阵列

（BGA ）和165细间距球栅阵列（ FBGA ）。

引脚说明摘要

-A

地址输入

芯片使

OUTPUT ENABLE

读/写信号

时钟使能

单个字节写入选择

时钟

提前破灭地址/加载新地址

线性/交错突发订单

测试模式选择

测试数据输入

测试时钟

测试数据输出

JTAG复位（可选）

睡眠模式

数据输入/输出

核心电源， I / O电源

地

输入

产量

输入

I / O

供应

同步

异步

同步

不适用

同步

STATIC

同步

不适用

同步

异步

同步

STATIC

，CE

CEN

CLK

ADV /

LBO

TMS

TDI

TCK

TDO

TRST

I / O

-I / O

， I / O

-I / O

, V

DDQ

2004集成设备技术有限公司

2004年10月

DSC-4875/08

4875 TBL 01

IDT71V2556 ， IDT71V2558 ， 128K ×36 ， 256K ×18 ， 3.3V同步ZBT SRAM的

与2.5VI / O，突发计数器和流水线输出

商用和工业温度范围

引脚德网络nitions

(1)

符号

-A

ADV / LD

引脚功能

地址输入

前进/负载

I / O

活跃

不适用

描述

同步地址输入。地址寄存器由上升沿的组合触发

CLK ， ADV / LD低，

CEN

低，真正的芯片使。

ADV / LD ]是用于加载内部寄存器存器与新的地址和控制的同步输入

当采样到低电平，时钟与选择的芯片的上升沿。当ADV /

是低配的

芯片取消，正在进行的任何突发终止。当ADV / LD采样为高电平则内部

突发计数器先进的，这是正在进行的任何突发。外部地址将被忽略

当ADV / LD采样为高电平。

R / W信号是一个同步输入，标识发起的当前负载周期是否是读或

写入访问的存储器阵列。对于当前周期中的数据总线活动发生的两个时钟

周期后。

同步时钟使能输入。当

CEN

采样为高电平，其它所有的同步输入，包括

时钟被忽略，输出保持不变。的效果

CEN

高采样设备上

输出好像是从低到高的时钟转换并没有出现。对于正常操作，

CEN

必须是

采样较低，在时钟脉冲上升沿。

同步字节写使能。每个9位字节都有自己的有源低字节写使能。负载

写周期（当R / W和ADV / LD进行采样低）相应的字节写信号（BW

-BW

)

必须是有效的。字节写信号，还必须对突发写入的每个周期中有效。字节写

当R / W的高采样信号被忽略。数据的相应字节（多个）被写入到

两个周期后的设备。

-BW

都可以接低电平，如果总是在做写入整个36位字。

SY nchronous低电平有效芯片使能。

和

使用带有CE

使IDT71V2556 / 58 。

（ CE

高采样或CE

采样低点）和ADV / LD低，在时钟的上升沿启动

取消循环。该ZBT

已经2个周期取消选择，即数据总线将三态两个时钟周期

取消选择之后被启动。

同步高电平有效芯片使能。 CE

用于与

和

以使芯片。 CE

有

极性反相，但其它方面与

和

这是时钟输入到IDT71V2556 / 58 。以外

OE ，

所有时序referenc ES的设备是

相对于CLK的上升沿进行。

同步数据输入/输出（ I / O）引脚。两个数据输入路径和输出的数据路径被登记

和触发CLK的上升沿。

突发为了选择输入。当

LBO

是高的交错突发序列被选择。当

LBO

是低的线性脉冲串顺序被选择。

LBO

是一个静态的输入，并在它不能改变

设备的操作。

异步输出使能。

必须低，读取从71V2556 / 58的数据。当

是高的

I / O引脚处于高阻抗状态。

并不需要进行主动控制的用于读取和写入

周期。在正常操作中，

可以连接到低电平。

给出了TAP控制器的输入命令。采样TDK的上升沿。该引脚具有内部

上拉。

寄存器置于TDI和TDO之间的串行输入。采样于TCK的上升沿。该引脚有

内部上拉。

TAP控制器的时钟输入。每个TAP事件计时。测试输入被捕获的上升沿

TCK，而测试输出被从TCK的下降沿驱动。该引脚具有内部上拉。

寄存器置于TDI和TDO之间的串行输出。该输出活跃DEPE nding上的状态

TAP控制器。

可选的异步JTAG复位。可用于复位TAP控制器，但不是必需的。 JTAG

自动出现在上电复位也复位使用TMS和TCK每IEEE 1149.1 。否则

二手

TRST

可以悬空。该引脚具有内部上拉。

同步睡眠模式的输入。 ZZ HIGH将门CLK内部和断电

IDT71V2556 / 2558的最低功耗水平。数据保存期限保证睡眠模式。

该引脚具有内部下拉

3.3V内核电源。

2.5V的I / O供电。

地面上。

4875 TBL 02

读/写

READ / WRITE

不适用

CEN

时钟使能

低

-BW

单个字节

写入启用

低

芯片使

低

CLK

I / O

-I / O

I / O

-I / O

LBO

芯片使能

时钟

数据输入/输出

线性突发顺序

I / O

高

不适用

低

OUTPUT ENABLE

低

TMS

TDI

TCK

TDO

测试模式选择

测试数据输入

测试时钟

测试数据输出

JTAG复位

（可选）

不适用

TRST

低

DDQ

睡眠模式

电源

地

不适用

高

不适用

注意：

1.所有的同步输入必须符合规定的建立和保持时间相对于CLK 。

6.42

IDT71V2556 ， IDT71V2558 ， 128K ×36 ， 256K ×18 ， 3.3V同步ZBT SRAM的

与2.5VI / O，突发计数器和流水线输出

商用和工业温度范围

功能框图

LBO

地址A [ 0:16 ]

CE1,

CE2,

CE2

读/写

CEN

ADV / LD

BWX

CLK

控制

128Kx36位

存储阵列

地址

输入寄存器

控制逻辑

MUX

SEL

CLK

时钟

输出寄存器

门

4875 DRW 01A

（可选）

TMS

TDI

TCK

TRST

JTAG

（ SA版）

TDO

数据I / O [ 0时31分]

I / O P [ 1 ： 4 ]

6.42

IDT71V2556 ， IDT71V2558 ， 128K ×36 ， 256K ×18 ， 3.3V同步ZBT SRAM的

与2.5VI / O，突发计数器和流水线输出

商用和工业温度范围

功能框图

LBO

地址A [ 0:17 ]

CE1,

CE2,

CE2

读/写

CEN

ADV / LD

BWX

CLK

控制

256x18位

存储阵列

地址

输入寄存器

控制逻辑

MUX

SEL

CLK

时钟

输出寄存器

门

4875 DRW 01B

（可选）

TMS

TDI

TCK

TRST

JTAG

（ SA版）

TDO

数据I / O [ 0点15 ]

I / O P [ 1 ： 2 ]

建议的直流工作

条件

符号

DDQ

参数

核心供电电压

I / O电源电压

电源电压

输入高电压 - 输入

输入高电压 - I / O

输入低电压

分钟。

3.135

2.375

1.7

-0.3

(1)

典型值。

3.3

2.5

____

马克斯。

3.465

2.625

+0.3

DDQ

+0.3

(2)

0.7

单位

4875 TBL 03

注意事项：

1. V

（分钟） = -1.0V脉冲宽度小于T

CYC

/ 2 ，每秒一次循环。

2. V

（最大） = + 6.0V为脉冲宽度小于吨

CYC

/ 2 ，每秒一次循环。

6.42

IDT71V2556 ， IDT71V2558 ， 128K ×36 ， 256K ×18 ， 3.3V同步ZBT SRAM的

与2.5VI / O，突发计数器和流水线输出

商用和工业温度范围

推荐工作

温度和电源电压

GRADE

产业

温度

(1)

0 ° C至+ 70°C

-40 ° C至+ 85°C

3.3V± 5%

DDQ

2.5V± 5%

4875 TBL 05

注意事项：

1. T

是"instant on"外壳温度。

引脚配置？ 128K ×36

CLK

读/写

CEN

ADV / LD

(2)

100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81

I / O

DDQ

I / O

DDQ

I / O

(1)

I / O

DDQ

I / O

DDQ

I / O

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

I / O

DDQ

I / O

DDQ

I / O

(1)

SS / ZZ

(3)

I / O

DDQ

I / O

DDQ

I / O

4875 DRW 02

注意事项：

1.销14，16和66不具有直接连接到V

只要输入电压是

≥

2.在引脚83和84分别被保留用于未来的8M和16M 。

3.脚64不具有直接连接到V

只要输入电压是

≤

;最新裸片修订本

引脚支持ZZ （睡眠模式）。

LBO

顶视图

TQFP

6.42