IDT71P73204 （ 2M ×8位） ， 71P73104 （ 2M ×9位） ， 71P73804 （ 1M ×18位） 71P73604 （ 512K ×36位）
18 MB DDR II SRAM突发的4
商业级温度范围
引脚德网络nitions
符号
引脚功能
描述
数据I / O信号。数据输入的采样K上的上升沿和
K
在有效的写操作。数据输出驱动
在一个有效的读操作。的输出与两个C的上升沿对齐，并
C
在正常操作期间。当
在一个单一的时钟模式下运行（C和
C
绑高）时，输出与两者的K的上升沿对齐，并
K.
当一个
是不是开始读操作或
LD
是高（取消）中K， DQ的上升沿[X ： O]被自动驱动以高
之后进行的任何一次读取阻抗完成。
2M ×8 - DQ [7 ： 0 ]
2M ×9 - DQ [7 ： 0 ]
1M ×18 - DQ [ 17 ： 0 ]
512K ×36 - DQ [35 ：0]的
字节写选择0 ， 1 ， 2和3是低电平有效。上的上升沿采样在K的上升沿，并再次
K
钟
在写操作期间。用于选择哪个字节的写操作的当前部分写入设备。
不写入的字节保持不变。所有的字节写操作被采样的相同边缘的数据。取消选择一个字节写
选择将导致数据的相应字节被忽略和没有写入到设备。
2M ×9 -
BW
0
控制的DQ [7 ：0]的
1M ×18 -
BW
0
控制的DQ [7 ：0]和
BW
1
控制的DQ [17： 9]
512K ×36 -
BW
0
控制的DQ [7 ：0] ，
BW
1
控制的DQ [17： 9] ，
BW
2
控制DQ [ 26:18 ]和
BW
3
控制DQ [ 35:27 ]
半字节写选择0和1为低电平有效。只适用于X8位部分，而不是字节写选择。的上升沿采样
在K的边缘和
K
在写操作期间的时钟。用于选择高半字节中当前写入到器件
的写操作部。不写半字节保持不变。所有四位写入采样的相同沿
数据。取消选择一个半字节写入选择将导致数据的对应的半字节被忽略和没有写入到
装置。
2M ×8 -
NW0
控制D [ 3：0]和
NW1
控制D [ 7：4] 。
地址输入。地址期间活性读或写操作采样K时钟的上升沿。
突发计数地址位在X18和X36 DDRll设备。这些位允许改变突发顺序读或写操作，或
为应对突发的单词。参见第9页的所有可能的突发序列。
负荷控制逻辑。采样K的上升沿如果
LD
低， 4字突发读或写操作将启动
由R / W输入指定。如果
LD
是时的K上升沿高，在正在进行的操作将完成，但新的业务
不会被启动。
读或写控制逻辑。如果
LD
是在钾的上升沿低，在R / W表示一个新的操作是否应该是一个
读取或写入。如果R / W为高电平时，一个读操作将被启动，当R / W为低时，写操作将被启动。如果
LD
输入
中的K上升沿高，在R / W输入将被忽略。
正输出时钟输入。 C被结合使用
C
到时钟从设备读取数据。 C和
C
可以使用
一起纠偏各种设备的飞行时间在板回控制器。看到进一步的应用实例
详细信息。
负输出时钟输入。
C
结合使用以C到时钟从设备读取数据。 C和
C
可以使用
一起纠偏各种设备的飞行时间在板回控制器。看到进一步的应用实例
详细信息。
正向输入时钟输入。的K上升沿用于捕获同步输入到该设备并驱出数据
通过DQ [X ： 0 ]在单时钟模式下。所有访问都在K的上升沿启动
负输入时钟输入。
K
用于捕获同步的输入被提供给该装置，并驱出的数据通过
DQ [X ： 0 ]在单时钟模式下。
同步回波时钟输出。这些输出的上升沿被紧密地匹配于同步数据输出和罐
作为数据有效指示。这些信号是自由运行的，当输出数据是3表示不停止。
输出阻抗匹配输入。此输入用于调整器件输出到系统数据总线的阻抗。 DQ [X ： 0 ]
输出阻抗设置为0.2× RQ其中，RQ是ZQ与接地之间的电阻器。另外，该引脚可
直接连接到V
DDQ
，这使得最小阻抗模式。此引脚不能直接连接到GND或离开
悬空。
6431 TBL 02A
DQ [X ： 0 ]
输入/输出
同步
BW
0
,
BW
1
BW
2
,
BW
3
输入
同步
NW0 ， NW1
输入
同步
SA
SA
0
萨
1
输入
同步
输入
同步
输入
同步
LD
读/写
输入
同步
C
输入时钟
C
输入时钟
K
K
CQ ，
CQ
输入时钟
输入时钟
输出时钟
ZQ
输入
6.42
3
QQ：2880707522 复制
