HIGH -SPEED 3.3V 512K ×18
同步
银行可切换
双口静态RAM
3.3V或2.5V接口
产品特点：
x
IDT70V7339S
x
x
x
x
x
x
512K ×18的同步银行可切换双端口
SRAM架构
–
64个独立的8K ×18银行
- 内存芯片上的9兆
通过银行地址引脚银行存取控制
高速数据存取
- 商业： 3.4ns （ 200MHz的） /3.6ns （ 166MHz的） /
4.2ns （ 133MHz的） （最大）
- 工业： 3.6ns （ 166MHz的） /4.2ns （ 133MHz的） （最大）
可选流水线或流通输出模式
计数器使能和重复功能
双芯片能够允许深度扩展，而不
附加逻辑
在两个端口全同步操作
- 5ns的周期时间， 200MHz的运行（ 14Gbps带宽）
- 快速3.4ns的时钟到数据输出
x
x
x
x
x
x
- 1.5ns设置时钟和0.5ns的持有所有控制，数据和
地址输入@ 200MHz的
- 数据输入，地址，字节使能和控制寄存器
- 自定时写允许快速循环时间
对于复用总线和总线独立控制字节
匹配的兼容性
LVTTL-兼容， 3.3V （ ± 150mV的）电源
对于核心
LVTTL兼容，可选择的3.3V （ ± 150mV的）或2.5V
（ ± 100mV的）的I / O和控制信号的电源
每个端口
工业级温度范围（-40 ° C至+ 85°C ）是
可在166MHz的133MHz的和
可在一个144引脚薄型四方扁平封装（ TQFP ）
208引脚细间距球栅阵列（引脚fpBGA ）和256引脚球
栅阵列（ BGA ）
支持JTAG功能符合IEEE 1149.1
- 由于有限的引脚数， JTAG是不支持
144引脚TQFP封装。
功能框图
PL / FT
L
选择
L
CLK
L
ADS
L
CNTEN
L
重复
L
读/写
L
CE
0L
CE
1L
UB
L
LB
L
OE
L
PL / FT
R
选择
R
CLK
R
ADS
R
CNTEN
R
重复
R
读/写
R
CE
0R
CE
1R
UB
R
LB
R
OE
R
控制
逻辑
MUX
8Kx18
内存
ARRAY
（ BANK 0 ）
MUX
控制
逻辑
I / O
0L-17L
I / O
控制
MUX
8Kx18
内存
ARRAY
（ BANK 1 ）
MUX
I / O
控制
I / O
0R-17R
A
12L
A
0L
BA
5L
BA
4L
BA
3L
BA
2L
BA
1L
BA
0L
地址
解码
地址
解码
A
12R
A
0R
BA
5R
BA
4R
BA
3R
BA
2R
BA
1R
BA
0R
银行
解码
MUX
8Kx18
内存
ARRAY
（ BANK 63 ）
银行
解码
注意：
1.银行可切换的双端口采用的是真正的SRAM
芯代替传统的双端口SRAM核心。
其结果是，它具有独特的操作特性。
请参阅功能说明第19页
了解详细信息。
MUX
,
TDI
TDO
JTAG
TMS
TCK
TRST
5628 DRW 01
2002年12月
1
DSC 6分之5628
2002集成设备技术有限公司
IDT70V7339S
高速512K ×18的同步行切换的双端口静态RAM
工业和商业温度范围
描述：
该IDT70V7339是一个高速512Kx18 （ 9Mbit ）同步
银行可切换的双端口SRAM分为64个独立的
8Kx18银行。该装置具有分开的两个独立的端口
控制，地址和I / O引脚的每个端口，使每个端口的访问
任何8Kx18存储器块尚未被访问的其它端口。
访问由通过银行控制端口转化为具体的银行
用户的直接控制之下地址引脚。
在控制，数据和地址输入寄存器，提供最低限度的设置
时间和保持时间。由这种方法所提供的定时纬度允许
系统被设计成具有非常短的周期时间。与输入数据
寄存器， IDT70V7339进行了优化，具有应用
在脉冲串的单向或双向数据流。自动断电
功能，通过CE控制
0
和CE
1
时，可允许芯片上的电路的每一个
端口进入一个极低的待机功耗模式。双芯片使还
便于深度扩展。
该70V7339可以支持3.3V或2.5V的工作电压
上的一个或两个端口，可控的OPT引脚。对于电源
该装置的核心（Ⅴ
DD
）保持在3.3V 。另请参阅
第19页上的功能说明。
引脚配置
(1,2,3,4)
1 1 /2 0 /0 1
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
IO
9L
B1
NC
B2
V
SS
B3
TDO
B4
NC
B5
BA
3L
B6
A
12L
B7
A
8L
B8
NC
B9
V
DD
B10
CLK
L
CNTEN
L
A
4L
B11
B12
B13
A
0L
B14
选择
L
B15
NC
B16
V
SS
B17
NC
C1
V
SS
C2
NC
C3
TDI
C4
BA
4L
C5
BA
0L
C6
A
9L
C7
NC
C8
CE
0L
C9
V
SS
C10
ADS
L
C11
A
5L
C12
A
1L
C13
V
SS
V
DDQR
I / O
8L
C14
C15
C16
NC
C17
V
DDQL
I / O
9R
V
DDQR
PL /
FT
L
BA
5L
BA
1L
D1
D2
D3
D4
D5
D6
A
10L
D7
UB
L
D8
CE
1L
D9
V
SS
D10
读/写
L
D11
A
6L
D12
A
2L
D13
V
DD
D14
I / O
8R
D15
NC
D16
V
SS
D17
NC
E1
V
SS
E2
I / O
10L
E3
NC
E4
BA
2L
A
11L
A
7L
LB
L
V
DD
OE
L
重复
L
A
3L
V
DD
NC
E14
V
DDQL
I / O
7L
E15
E16
I / O
7R
E17
I / O
11L
F1
NC
F2
V
DDQR
I / O
10R
F3
F4
I / O
6L
F14
NC
F15
V
SS
F16
NC
F17
V
DDQL
I / O
11R
G1
G2
NC
G3
V
SS
G4
V
SS
G14
I / O
6R
G15
NC
G16
V
DDQR
G17
NC
H1
V
SS
H2
I / O
12L
H3
NC
H4
NC
V
DDQL
I / O
5L
H15
H16
NC
H17
V
DD
J1
NC
J2
V
DDQR
I / O
12R
J3
J4
70V7339BF
BF-208
(5)
208引脚FPBGA
顶视图
(6)
H14
V
DD
J14
NC
J15
V
SS
J16
I / O
5R
J17
V
DDQL
V
DD
K1
K2
V
SS
K3
V
SS
K4
V
SS
K14
V
DD
K15
V
SS
V
DDQR
K16
K17
I / O
14R
L1
V
SS
L2
I / O
13R
V
SS
L3
L4
I / O
3R
V
DDQL
I / O
4R
L14
L15
L16
V
SS
L17
NC
M1
I / O
14L
V
DDQR
I / O
13L
M2
M3
M4
NC
M14
I / O
3L
M15
V
SS
M16
I / O
4L
M17
V
DDQL
N1
NC
N2
I / O
15R
V
SS
N3
N4
V
SS
N14
NC
N15
I / O
2R
V
DDQR
N16
N17
NC
P1
V
SS
P2
NC
P3
I / O
15L
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
I / O
1R
V
DDQL
P14
P15
NC
P16
I / O
2L
P17
I / O
16R
I / O
16L
V
DDQR
R1
R2
R3
NC
R4
TRST
BA
3R
A
12R
R5
R6
R7
A
8R
R8
NC
R9
V
DD
R10
CLK
R
CNTEN
R
A
4R
R11
R12
R13
NC
R14
I / O
1L
R15
V
SS
R16
NC
R17
V
SS
T1
NC
T2
I / O
17R
TCK
T3
T4
BA
4R
BA
0R
T5
T6
A
9R
T7
NC
T8
CE
0R
T9
V
SS
T10
ADS
R
T11
A
5R
T12
A
1R
T13
V
SS
T14
V
DDQL
I / O
0R
V
DDQR
T15
T16
T17
NC
U1
I / O
17L
V
DDQL
TMS
U2
U3
U4
BA
5R
BA
1R
U5
U6
A
10R
U7
UB
R
U8
CE
1R
U9
V
SS
U10
读/写
R
A
6R
U12
A
2R
U13
V
SS
U14
NC
U15
V
SS
U16
NC
U17
V
SS
NC
PL /
FT
R
NC
BA
2R
A
11R
A
7R
LB
R
V
DD
OE
R
A
3R
A
0R
V
DD
选择
R
NC
I / O
0L
,
5628 DRW 02C
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为仅为15mm×仅为15mm× 1.4毫米，具有0.8mm焊球间距。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
6.42
2
IDT70V7339S
高速512K ×18的同步行切换的双端口静态RAM
工业和商业温度范围
引脚配置
(1,2,3,4)
（续）
70V7339BC
BC-256
(5)
256引脚BGA
顶视图
(6)
11/20/01
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
NC
B1
TDI
B2
NC
B3
BA
4L
B4
BA1
L
B5
A
11L
B6
A
8L
B7
NC
B8
CE
1L
B9
OE
L
B10
CNTEN
L
B11
A
5L
B12
A
2L
B13
A
0L
B14
NC
B15
NC
B16
NC
C1
NC
C2
TDO
C3
BA
5L
C4
BA
2L
C5
A
12L
C6
A
9L
C7
UB
L
C8
CE
0L
读/写
L
重复
L
C9
C10
C11
A
4L
C12
A
1L
C13
V
DD
C14
NC
C15
NC
C16
NC
D1
I / O
9L
D2
V
SS
D3
BA
3L
D4
BA
0L
D5
A
10L
D6
A
7L
D7
NC
D8
LB
L
D9
CLK
L
ADS
L
D10
D11
A
6L
D12
A
3L
D13
选择
L
D14
NC
D15
I / O
8L
D16
NC
E1
I / O
9R
E2
NC
E3
PL / FT
L
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DD
E4
E5
E6
E7
E8
E9
E10
E11
E12
E13
NC
E14
NC
E15
I / O
8R
E16
I / O
10R
I / O
10L
F1
F2
NC
F3
V
DDQL
F4
V
DD
F5
V
DD
F6
V
SS
F7
V
SS
F8
V
SS
F9
V
SS
F10
V
DD
F11
V
DD
V
DDQR
F12
F13
NC
F14
I / O
7L
F15
I / O
7R
F16
I / O
11L
G1
NC
G2
I / O
11R
V
DDQL
G3
G4
V
DD
G5
V
SS
G6
V
SS
G7
V
SS
G8
V
SS
G9
V
SS
G10
V
SS
G11
V
DD
V
DDQR
I / O
6R
G12
G13
G14
NC
G15
I / O
6L
G16
NC
H1
NC
H2
I / O
12L
V
DDQR
H3
H4
V
SS
H5
V
SS
H6
V
SS
H7
V
SS
H8
V
SS
H9
V
SS
H10
V
SS
H11
V
SS
H12
V
DDQL
I / O
5L
H13
H14
NC
H15
NC
H16
NC
J1
I / O
12R
J2
NC
J3
V
DDQR
V
SS
J4
J5
V
SS
J6
V
SS
J7
V
SS
J8
V
SS
J9
V
SS
J10
V
SS
J11
V
SS
J12
V
DDQL
J13
NC
J14
NC
J15
I / O
5R
J16
I / O
13L
I / O
14R
I / O
13R
V
DDQL
K1
K2
K3
K4
V
SS
K5
V
SS
K6
V
SS
K7
V
SS
K8
V
SS
K9
V
SS
K10
V
SS
K11
V
SS
K12
V
DDQR
I / O
4R
I / O
3R
K13
K14
K15
I / O
4L
K16
NC
L1
NC
L2
I / O
14L
V
DDQL
L3
L4
V
SS
L5
V
SS
L6
V
SS
L7
V
SS
L8
V
SS
L9
V
SS
L10
V
SS
L11
V
SS
L12
V
DDQR
L13
NC
L14
NC
L15
I / O
3L
L16
I / O
15L
M1
NC
M2
I / O
15R
V
DDQR
M3
M4
V
DD
M5
V
SS
M6
V
SS
M7
V
SS
M8
V
SS
M9
V
SS
M10
V
SS
M11
V
DD
M12
V
DDQL
I / O
2L
M13
M14
NC
M15
I / O
2R
M16
I / O
16R
I / O
16L
N1
N2
NC
N3
V
DDQR
N4
V
DD
N5
V
DD
N6
V
SS
N7
V
SS
N8
V
SS
N9
V
SS
N10
V
DD
N11
V
DD
N12
V
DDQL
I / O
1R
N13
N14
I / O
1L
N15
NC
N16
NC
P1
I / O
17R
P2
NC
P3
PL / FT
R
V
DDQR
V
DDQR
V
DDQL
P4
P5
P6
P7
V
DDQL
V
DDQR
V
DDQR
V
DDQL
V
DDQL
P8
P9
P10
P11
P12
V
DD
P13
NC
P14
I / O
0R
P15
NC
P16
NC
R1
I / O
17L
TMS
R2
R3
BA
3R
BA
0R
R4
R5
A
10R
R6
A
7R
R7
NC
R8
LB
R
R9
CLK
R
ADS
R
R10
R11
A
6R
R12
A
3R
R13
NC
R14
NC
R15
I / O
0L
R16
NC
T1
NC
T2
TRST
BA
5R
T3
T4
BA
2R
T5
A
12R
T6
A
9R
T7
UB
R
T8
CE
0R
T9
读/写
R
重复
R
T10
T11
A
4R
T12
A
1R
T13
选择
R
T14
NC
T15
NC
T16
,
NC
TCK
NC
BA
4R
BA
1R
A
11R
A
8R
NC
CE
1R
OE
R
CNTEN
R
A
5R
A
2R
A
0R
NC
NC
5628 DRW 02D
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为17毫米x17毫米X 1.4毫米，用1.0毫米间距。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
,
6.42
3
IDT70V7339S
高速512K ×18的同步行切换的双端口静态RAM
工业和商业温度范围
11/20/01
V
SS
V
DDQR
V
SS
I / O
9L
I / O
9R
I / O
10L
I / O
10R
I / O
11L
I / O
11R
V
DDQL
V
SS
I / O
12L
I / O
12R
V
DDQR
V
SS
V
DD
V
DD
V
SS
V
SS
V
DDQL
V
SS
I / O
13R
I / O
13L
I / O
14R
I / O
14L
V
DDQR
V
SS
I / O
15R
I / O
15L
I / O
16R
I / O
16L
I / O
17R
I / O
17L
V
SS
V
DDQL
NC
144
143
142
141
140
139
138
137
136
135
134
133
132
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
PL / FT
L
NC
NC
BA
5L
BA
4L
BA
3L
BA
2L
BA
1L
BA
0L
A
12L
A
11L
A
10L
A
9L
A
8L
A
7L
UB
L
LB
L
CE
1L
CE
0L
V
DD
V
SS
CLK
L
OE
L
读/写
L
ADS
L
CNTEN
L
重复
L
A
6L
A
5L
A
4L
A
3L
A
2L
A
1L
A
0L
V
DD
V
SS
引脚配置
(1,2,3,4,7)
（续）
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
70V7339DD
DD-144
(5)
144引脚TQFP
顶视图
(6)
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
选择
L
V
DDQR
V
SS
I / O
8L
I / O
8R
I / O
7L
I / O
7R
I / O
6L
I / O
6R
V
SS
V
DDQL
I / O
5L
I / O
5R
V
SS
V
DDQR
V
DD
V
DD
V
SS
V
SS
V
SS
V
DDQL
I / O
4R
I / O
4L
I / O
3R
I / O
3L
V
SS
V
DDQR
I / O
2R
I / O
2L
I / O
1R
I / O
1L
I / O
0R
I / O
0L
V
SS
V
DDQL
选择
R
PL / FTR
NC
NC
BA
5R
BA
4R
BA
3R
BA
2R
BA
1R
BA
0R
A
12R
A
11R
A
10R
A
9R
A
8R
A
7R
UB
R
LB
R
CE
1R
CE
0R
V
DD
V
SS
CLK
R
OE
R
读/写
R
ADS
R
CNTEN
R
重复
R
A
6R
A
5R
A
4R
A
3R
A
2R
A
1R
A
0R
V
DD
V
SS
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
5628 DRW 02A
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（3.3V ）和2.5V如果OPT的销用于该端口被设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为20毫米X 20毫米X 1.4毫米。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
7.由于有限的引脚数， JTAG未在DD- 144封装的支持。
6.42
4
IDT70V7339S
高速512K ×18的同步行切换的双端口静态RAM
工业和商业温度范围
引脚名称
左侧端口
CE
0L
,
CE
1L
读/写
L
OE
L
BA
0L
- BA
5L
A
0L
- A
12L
I / O
0L
- I / O
17L
CLK
L
PL / FT
L
ADS
L
CNTEN
L
重复
L
LB
L
,
UB
L
V
DDQL
选择
L
V
DD
V
SS
TDI
TDO
TCK
TMS
TRST
正确的端口
CE
0R
,
CE
1R
读/写
R
OE
R
BA
0R
- BA
5R
A
0R
- A
12R
I / O
0R
- I / O
17R
CLK
R
PL / FT
R
ADS
R
CNTEN
R
重复
R
LB
R
,
UB
R
V
DDQR
选择
R
芯片使
读/写使能
OUTPUT ENABLE
银行地址
(4)
地址
数据输入/输出
时钟
流水线/流通型
地址选通启用
柜台启用
反反复
(3)
字节允许（ 9位字节）
电源（ I / O总线） （ 3.3V或2.5V ）
(1)
选项用于选择V
DDQX
(1,2)
电源（ 3.3V ）
(1)
地（ 0V ）
测试数据输入
测试数据输出
测试逻辑时钟（ 10MHz时）
测试模式选择
复位（初始化TAP控制器）
5628 TBL 01
名字
注意事项：
1. V
DD
， OPT
X
和V
DDQX
必须先设置为合适的工作水平
施加在I / O和控制该端口的输入。
2. OPT
X
选择工作电压电平为在该端口上的输入/输出和控制。
如果OPT
X
设置为VIH （ 3.3V ） ，那么该端口的I / O和控制将工作在3.3V
水平和V
DDQX
必须在3.3V供电。如果OPT
X
被设置为VIL （0V ），则该
端口的I / O和地址控制将在2.5V的水平和V操作
DDQX
必须是
在2.5V供电。在OPT管脚是相互独立的另一个，两个端口可以
在3.3V电平工作，既可以在2.5V电平工作，或一方可以操作
在3.3V与其他在2.5V 。
3.当
重复
X
是断言，计数器将重置为加载的最后一个有效地址
通过
ADS
X
.
4.访问由端口进入特定银行的银行地址控制
用户的直接控制之下引脚：每个端口都可以访问存储任何银行
与当前未正在由相对端口访问的共享阵列
（即， BA
0L
- BA
5L
≠
BA
0R
- BA
5R
） 。倘若两个端口尝试访问
在同一时间同一行，也访问将是有效的，并且在这两个数据
该银行内部的端口有针对性的具体地址可能会被破坏（在
这任一个或两个端口都写）或可能导致无效的输出的情况下（在
这两个端口都试图读取的情况下） 。
6.42
5
HIGH -SPEED 3.3V 512K ×18
同步
银行可切换
双口静态RAM
3.3V或2.5V接口
产品特点：
x
IDT70V7339S
x
x
x
x
x
x
512K ×18的同步银行可切换双端口
SRAM架构
–
64个独立的8K ×18银行
- 内存芯片上的9兆
通过银行地址引脚银行存取控制
高速数据存取
- 商业： 3.4ns （ 200MHz的） /3.6ns （ 166MHz的） /
4.2ns （ 133MHz的） （最大）
- 工业： 3.6ns （ 166MHz的） /4.2ns （ 133MHz的） （最大）
可选流水线或流通输出模式
计数器使能和重复功能
双芯片能够允许深度扩展，而不
附加逻辑
在两个端口全同步操作
- 5ns的周期时间， 200MHz的运行（ 14Gbps带宽）
- 快速3.4ns的时钟到数据输出
x
x
x
x
x
x
- 1.5ns设置时钟和0.5ns的持有所有控制，数据和
地址输入@ 200MHz的
- 数据输入，地址，字节使能和控制寄存器
- 自定时写允许快速循环时间
对于复用总线和总线独立控制字节
匹配的兼容性
LVTTL-兼容， 3.3V （ ± 150mV的）电源
对于核心
LVTTL兼容，可选择的3.3V （ ± 150mV的）或2.5V
（ ± 100mV的）的I / O和控制信号的电源
每个端口
工业级温度范围（-40 ° C至+ 85°C ）是
可在166MHz的133MHz的和
可在一个144引脚薄型四方扁平封装（ TQFP ）
208引脚细间距球栅阵列（引脚fpBGA ）和256引脚球
栅阵列（ BGA ）
支持JTAG功能符合IEEE 1149.1
- 由于有限的引脚数， JTAG是不支持
144引脚TQFP封装。
功能框图
PL / FT
L
选择
L
CLK
L
ADS
L
CNTEN
L
重复
L
读/写
L
CE
0L
CE
1L
UB
L
LB
L
OE
L
PL / FT
R
选择
R
CLK
R
ADS
R
CNTEN
R
重复
R
读/写
R
CE
0R
CE
1R
UB
R
LB
R
OE
R
控制
逻辑
MUX
8Kx18
内存
ARRAY
（ BANK 0 ）
MUX
控制
逻辑
I / O
0L-17L
I / O
控制
MUX
8Kx18
内存
ARRAY
（ BANK 1 ）
MUX
I / O
控制
I / O
0R-17R
A
12L
A
0L
BA
5L
BA
4L
BA
3L
BA
2L
BA
1L
BA
0L
地址
解码
地址
解码
A
12R
A
0R
BA
5R
BA
4R
BA
3R
BA
2R
BA
1R
BA
0R
银行
解码
MUX
8Kx18
内存
ARRAY
（ BANK 63 ）
银行
解码
注意：
1.银行可切换的双端口采用的是真正的SRAM
芯代替传统的双端口SRAM核心。
其结果是，它具有独特的操作特性。
请参阅功能说明第19页
了解详细信息。
MUX
,
TDI
TDO
JTAG
TMS
TCK
TRST
5628 DRW 01
2002年12月
1
DSC 6分之5628
2002集成设备技术有限公司
IDT70V7339S
高速512K ×18的同步行切换的双端口静态RAM
工业和商业温度范围
描述：
该IDT70V7339是一个高速512Kx18 （ 9Mbit ）同步
银行可切换的双端口SRAM分为64个独立的
8Kx18银行。该装置具有分开的两个独立的端口
控制，地址和I / O引脚的每个端口，使每个端口的访问
任何8Kx18存储器块尚未被访问的其它端口。
访问由通过银行控制端口转化为具体的银行
用户的直接控制之下地址引脚。
在控制，数据和地址输入寄存器，提供最低限度的设置
时间和保持时间。由这种方法所提供的定时纬度允许
系统被设计成具有非常短的周期时间。与输入数据
寄存器， IDT70V7339进行了优化，具有应用
在脉冲串的单向或双向数据流。自动断电
功能，通过CE控制
0
和CE
1
时，可允许芯片上的电路的每一个
端口进入一个极低的待机功耗模式。双芯片使还
便于深度扩展。
该70V7339可以支持3.3V或2.5V的工作电压
上的一个或两个端口，可控的OPT引脚。对于电源
该装置的核心（Ⅴ
DD
）保持在3.3V 。另请参阅
第19页上的功能说明。
引脚配置
(1,2,3,4)
1 1 /2 0 /0 1
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
IO
9L
B1
NC
B2
V
SS
B3
TDO
B4
NC
B5
BA
3L
B6
A
12L
B7
A
8L
B8
NC
B9
V
DD
B10
CLK
L
CNTEN
L
A
4L
B11
B12
B13
A
0L
B14
选择
L
B15
NC
B16
V
SS
B17
NC
C1
V
SS
C2
NC
C3
TDI
C4
BA
4L
C5
BA
0L
C6
A
9L
C7
NC
C8
CE
0L
C9
V
SS
C10
ADS
L
C11
A
5L
C12
A
1L
C13
V
SS
V
DDQR
I / O
8L
C14
C15
C16
NC
C17
V
DDQL
I / O
9R
V
DDQR
PL /
FT
L
BA
5L
BA
1L
D1
D2
D3
D4
D5
D6
A
10L
D7
UB
L
D8
CE
1L
D9
V
SS
D10
读/写
L
D11
A
6L
D12
A
2L
D13
V
DD
D14
I / O
8R
D15
NC
D16
V
SS
D17
NC
E1
V
SS
E2
I / O
10L
E3
NC
E4
BA
2L
A
11L
A
7L
LB
L
V
DD
OE
L
重复
L
A
3L
V
DD
NC
E14
V
DDQL
I / O
7L
E15
E16
I / O
7R
E17
I / O
11L
F1
NC
F2
V
DDQR
I / O
10R
F3
F4
I / O
6L
F14
NC
F15
V
SS
F16
NC
F17
V
DDQL
I / O
11R
G1
G2
NC
G3
V
SS
G4
V
SS
G14
I / O
6R
G15
NC
G16
V
DDQR
G17
NC
H1
V
SS
H2
I / O
12L
H3
NC
H4
NC
V
DDQL
I / O
5L
H15
H16
NC
H17
V
DD
J1
NC
J2
V
DDQR
I / O
12R
J3
J4
70V7339BF
BF-208
(5)
208引脚FPBGA
顶视图
(6)
H14
V
DD
J14
NC
J15
V
SS
J16
I / O
5R
J17
V
DDQL
V
DD
K1
K2
V
SS
K3
V
SS
K4
V
SS
K14
V
DD
K15
V
SS
V
DDQR
K16
K17
I / O
14R
L1
V
SS
L2
I / O
13R
V
SS
L3
L4
I / O
3R
V
DDQL
I / O
4R
L14
L15
L16
V
SS
L17
NC
M1
I / O
14L
V
DDQR
I / O
13L
M2
M3
M4
NC
M14
I / O
3L
M15
V
SS
M16
I / O
4L
M17
V
DDQL
N1
NC
N2
I / O
15R
V
SS
N3
N4
V
SS
N14
NC
N15
I / O
2R
V
DDQR
N16
N17
NC
P1
V
SS
P2
NC
P3
I / O
15L
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
I / O
1R
V
DDQL
P14
P15
NC
P16
I / O
2L
P17
I / O
16R
I / O
16L
V
DDQR
R1
R2
R3
NC
R4
TRST
BA
3R
A
12R
R5
R6
R7
A
8R
R8
NC
R9
V
DD
R10
CLK
R
CNTEN
R
A
4R
R11
R12
R13
NC
R14
I / O
1L
R15
V
SS
R16
NC
R17
V
SS
T1
NC
T2
I / O
17R
TCK
T3
T4
BA
4R
BA
0R
T5
T6
A
9R
T7
NC
T8
CE
0R
T9
V
SS
T10
ADS
R
T11
A
5R
T12
A
1R
T13
V
SS
T14
V
DDQL
I / O
0R
V
DDQR
T15
T16
T17
NC
U1
I / O
17L
V
DDQL
TMS
U2
U3
U4
BA
5R
BA
1R
U5
U6
A
10R
U7
UB
R
U8
CE
1R
U9
V
SS
U10
读/写
R
A
6R
U12
A
2R
U13
V
SS
U14
NC
U15
V
SS
U16
NC
U17
V
SS
NC
PL /
FT
R
NC
BA
2R
A
11R
A
7R
LB
R
V
DD
OE
R
A
3R
A
0R
V
DD
选择
R
NC
I / O
0L
,
5628 DRW 02C
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为仅为15mm×仅为15mm× 1.4毫米，具有0.8mm焊球间距。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
6.42
2
IDT70V7339S
高速512K ×18的同步行切换的双端口静态RAM
工业和商业温度范围
引脚配置
(1,2,3,4)
（续）
70V7339BC
BC-256
(5)
256引脚BGA
顶视图
(6)
11/20/01
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
NC
B1
TDI
B2
NC
B3
BA
4L
B4
BA1
L
B5
A
11L
B6
A
8L
B7
NC
B8
CE
1L
B9
OE
L
B10
CNTEN
L
B11
A
5L
B12
A
2L
B13
A
0L
B14
NC
B15
NC
B16
NC
C1
NC
C2
TDO
C3
BA
5L
C4
BA
2L
C5
A
12L
C6
A
9L
C7
UB
L
C8
CE
0L
读/写
L
重复
L
C9
C10
C11
A
4L
C12
A
1L
C13
V
DD
C14
NC
C15
NC
C16
NC
D1
I / O
9L
D2
V
SS
D3
BA
3L
D4
BA
0L
D5
A
10L
D6
A
7L
D7
NC
D8
LB
L
D9
CLK
L
ADS
L
D10
D11
A
6L
D12
A
3L
D13
选择
L
D14
NC
D15
I / O
8L
D16
NC
E1
I / O
9R
E2
NC
E3
PL / FT
L
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DD
E4
E5
E6
E7
E8
E9
E10
E11
E12
E13
NC
E14
NC
E15
I / O
8R
E16
I / O
10R
I / O
10L
F1
F2
NC
F3
V
DDQL
F4
V
DD
F5
V
DD
F6
V
SS
F7
V
SS
F8
V
SS
F9
V
SS
F10
V
DD
F11
V
DD
V
DDQR
F12
F13
NC
F14
I / O
7L
F15
I / O
7R
F16
I / O
11L
G1
NC
G2
I / O
11R
V
DDQL
G3
G4
V
DD
G5
V
SS
G6
V
SS
G7
V
SS
G8
V
SS
G9
V
SS
G10
V
SS
G11
V
DD
V
DDQR
I / O
6R
G12
G13
G14
NC
G15
I / O
6L
G16
NC
H1
NC
H2
I / O
12L
V
DDQR
H3
H4
V
SS
H5
V
SS
H6
V
SS
H7
V
SS
H8
V
SS
H9
V
SS
H10
V
SS
H11
V
SS
H12
V
DDQL
I / O
5L
H13
H14
NC
H15
NC
H16
NC
J1
I / O
12R
J2
NC
J3
V
DDQR
V
SS
J4
J5
V
SS
J6
V
SS
J7
V
SS
J8
V
SS
J9
V
SS
J10
V
SS
J11
V
SS
J12
V
DDQL
J13
NC
J14
NC
J15
I / O
5R
J16
I / O
13L
I / O
14R
I / O
13R
V
DDQL
K1
K2
K3
K4
V
SS
K5
V
SS
K6
V
SS
K7
V
SS
K8
V
SS
K9
V
SS
K10
V
SS
K11
V
SS
K12
V
DDQR
I / O
4R
I / O
3R
K13
K14
K15
I / O
4L
K16
NC
L1
NC
L2
I / O
14L
V
DDQL
L3
L4
V
SS
L5
V
SS
L6
V
SS
L7
V
SS
L8
V
SS
L9
V
SS
L10
V
SS
L11
V
SS
L12
V
DDQR
L13
NC
L14
NC
L15
I / O
3L
L16
I / O
15L
M1
NC
M2
I / O
15R
V
DDQR
M3
M4
V
DD
M5
V
SS
M6
V
SS
M7
V
SS
M8
V
SS
M9
V
SS
M10
V
SS
M11
V
DD
M12
V
DDQL
I / O
2L
M13
M14
NC
M15
I / O
2R
M16
I / O
16R
I / O
16L
N1
N2
NC
N3
V
DDQR
N4
V
DD
N5
V
DD
N6
V
SS
N7
V
SS
N8
V
SS
N9
V
SS
N10
V
DD
N11
V
DD
N12
V
DDQL
I / O
1R
N13
N14
I / O
1L
N15
NC
N16
NC
P1
I / O
17R
P2
NC
P3
PL / FT
R
V
DDQR
V
DDQR
V
DDQL
P4
P5
P6
P7
V
DDQL
V
DDQR
V
DDQR
V
DDQL
V
DDQL
P8
P9
P10
P11
P12
V
DD
P13
NC
P14
I / O
0R
P15
NC
P16
NC
R1
I / O
17L
TMS
R2
R3
BA
3R
BA
0R
R4
R5
A
10R
R6
A
7R
R7
NC
R8
LB
R
R9
CLK
R
ADS
R
R10
R11
A
6R
R12
A
3R
R13
NC
R14
NC
R15
I / O
0L
R16
NC
T1
NC
T2
TRST
BA
5R
T3
T4
BA
2R
T5
A
12R
T6
A
9R
T7
UB
R
T8
CE
0R
T9
读/写
R
重复
R
T10
T11
A
4R
T12
A
1R
T13
选择
R
T14
NC
T15
NC
T16
,
NC
TCK
NC
BA
4R
BA
1R
A
11R
A
8R
NC
CE
1R
OE
R
CNTEN
R
A
5R
A
2R
A
0R
NC
NC
5628 DRW 02D
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为17毫米x17毫米X 1.4毫米，用1.0毫米间距。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
,
6.42
3
IDT70V7339S
高速512K ×18的同步行切换的双端口静态RAM
工业和商业温度范围
11/20/01
V
SS
V
DDQR
V
SS
I / O
9L
I / O
9R
I / O
10L
I / O
10R
I / O
11L
I / O
11R
V
DDQL
V
SS
I / O
12L
I / O
12R
V
DDQR
V
SS
V
DD
V
DD
V
SS
V
SS
V
DDQL
V
SS
I / O
13R
I / O
13L
I / O
14R
I / O
14L
V
DDQR
V
SS
I / O
15R
I / O
15L
I / O
16R
I / O
16L
I / O
17R
I / O
17L
V
SS
V
DDQL
NC
144
143
142
141
140
139
138
137
136
135
134
133
132
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
PL / FT
L
NC
NC
BA
5L
BA
4L
BA
3L
BA
2L
BA
1L
BA
0L
A
12L
A
11L
A
10L
A
9L
A
8L
A
7L
UB
L
LB
L
CE
1L
CE
0L
V
DD
V
SS
CLK
L
OE
L
读/写
L
ADS
L
CNTEN
L
重复
L
A
6L
A
5L
A
4L
A
3L
A
2L
A
1L
A
0L
V
DD
V
SS
引脚配置
(1,2,3,4,7)
（续）
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
70V7339DD
DD-144
(5)
144引脚TQFP
顶视图
(6)
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
选择
L
V
DDQR
V
SS
I / O
8L
I / O
8R
I / O
7L
I / O
7R
I / O
6L
I / O
6R
V
SS
V
DDQL
I / O
5L
I / O
5R
V
SS
V
DDQR
V
DD
V
DD
V
SS
V
SS
V
SS
V
DDQL
I / O
4R
I / O
4L
I / O
3R
I / O
3L
V
SS
V
DDQR
I / O
2R
I / O
2L
I / O
1R
I / O
1L
I / O
0R
I / O
0L
V
SS
V
DDQL
选择
R
PL / FTR
NC
NC
BA
5R
BA
4R
BA
3R
BA
2R
BA
1R
BA
0R
A
12R
A
11R
A
10R
A
9R
A
8R
A
7R
UB
R
LB
R
CE
1R
CE
0R
V
DD
V
SS
CLK
R
OE
R
读/写
R
ADS
R
CNTEN
R
重复
R
A
6R
A
5R
A
4R
A
3R
A
2R
A
1R
A
0R
V
DD
V
SS
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
5628 DRW 02A
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（3.3V ）和2.5V如果OPT的销用于该端口被设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为20毫米X 20毫米X 1.4毫米。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
7.由于有限的引脚数， JTAG未在DD- 144封装的支持。
6.42
4
IDT70V7339S
高速512K ×18的同步行切换的双端口静态RAM
工业和商业温度范围
引脚名称
左侧端口
CE
0L
,
CE
1L
读/写
L
OE
L
BA
0L
- BA
5L
A
0L
- A
12L
I / O
0L
- I / O
17L
CLK
L
PL / FT
L
ADS
L
CNTEN
L
重复
L
LB
L
,
UB
L
V
DDQL
选择
L
V
DD
V
SS
TDI
TDO
TCK
TMS
TRST
正确的端口
CE
0R
,
CE
1R
读/写
R
OE
R
BA
0R
- BA
5R
A
0R
- A
12R
I / O
0R
- I / O
17R
CLK
R
PL / FT
R
ADS
R
CNTEN
R
重复
R
LB
R
,
UB
R
V
DDQR
选择
R
芯片使
读/写使能
OUTPUT ENABLE
银行地址
(4)
地址
数据输入/输出
时钟
流水线/流通型
地址选通启用
柜台启用
反反复
(3)
字节允许（ 9位字节）
电源（ I / O总线） （ 3.3V或2.5V ）
(1)
选项用于选择V
DDQX
(1,2)
电源（ 3.3V ）
(1)
地（ 0V ）
测试数据输入
测试数据输出
测试逻辑时钟（ 10MHz时）
测试模式选择
复位（初始化TAP控制器）
5628 TBL 01
名字
注意事项：
1. V
DD
， OPT
X
和V
DDQX
必须先设置为合适的工作水平
施加在I / O和控制该端口的输入。
2. OPT
X
选择工作电压电平为在该端口上的输入/输出和控制。
如果OPT
X
设置为VIH （ 3.3V ） ，那么该端口的I / O和控制将工作在3.3V
水平和V
DDQX
必须在3.3V供电。如果OPT
X
被设置为VIL （0V ），则该
端口的I / O和地址控制将在2.5V的水平和V操作
DDQX
必须是
在2.5V供电。在OPT管脚是相互独立的另一个，两个端口可以
在3.3V电平工作，既可以在2.5V电平工作，或一方可以操作
在3.3V与其他在2.5V 。
3.当
重复
X
是断言，计数器将重置为加载的最后一个有效地址
通过
ADS
X
.
4.访问由端口进入特定银行的银行地址控制
用户的直接控制之下引脚：每个端口都可以访问存储任何银行
与当前未正在由相对端口访问的共享阵列
（即， BA
0L
- BA
5L
≠
BA
0R
- BA
5R
） 。倘若两个端口尝试访问
在同一时间同一行，也访问将是有效的，并且在这两个数据
该银行内部的端口有针对性的具体地址可能会被破坏（在
这任一个或两个端口都写）或可能导致无效的输出的情况下（在
这两个端口都试图读取的情况下） 。
6.42
5
QQ：2881677436 复制
