ICSSSTUBF32866A
超前信息
概述
这个25位的1：1或14位1：2配置的注册缓冲器被设计为1.7 V至1.9 -V的VDD的操作。
所有时钟和数据输入是与对SSTL_18 JEDEC标准兼容。控制输入是LVCMOS 。所有
输出已经经过优化，驱动DDR- II DIMM负载1.8 V CMOS驱动器。
ICSSSTUBF32866A
工作在差分时钟（ CK和CK ） 。数据被登记在CK的交叉变高，和CK去
低。
在C0输入控制1的引脚排列配置：从配置（当低）到B配置2引脚排列（当
高点） 。 C1输入端控制从25比特1的引脚配置：1 （当低），以14位为1：2 （高时） 。
A - 对配置（CO
1
= 0， CI
1
= 1和CO
2
= 0， CI
2
= 1)
奇偶校验的数据输入到它所应用被选中的第一个寄存器的PAR_IN后到达一个周期。
第二寄存器产生对PPO与QERR信号。第一个寄存器的QERR被悬空。有效的
错误信息被锁存于第二寄存器的QERR输出。如果发生错误， QERR被锁存为低电平
两个周期或直到复位低。
乙 - 单配置（ CO = 0， C 1 = 0）
该设备支持低功耗待机操作。当复位输入端（ RST），是低的，所述差分输入接收器
被禁用，而无驱动（浮动）的数据，时钟和参考电压（ VREF ）输入允许的。另外，当
RST低所有寄存器复位，所有输出被拉低。该LVCMOS RST和CN输入必须始终
在一个有效的逻辑高电平或低电平举行。以确保一个稳定的时钟已经被提供之前从寄存器定义的输出，
RST必须在低的状态在上电期间举行。
在DDR -Ⅱ RDIMM应用， RST被指定为完全异步相对于CK和CK 。
因此，没有时序关系，可以在两者之间得到保证。当进入复位，寄存器将被清除
且输出将被驱动为低电平快，相对于时间来禁用差分输入接收器。然而，当
即将脱离复位时，寄存器将被激活很快，相对于时间，以使差分输入接收器。
只要数据输入是低，并且在从RST的低向高过渡，直到时间时钟稳定
输入接收器完全启用，的设计
ICSSSTUBF32866A
必须确保输出将保持
低，从而保证了对输出无毛刺。
该装置监测DCS与CSR投入和将门从改变状态的尺寸Qn输出时， DCS和
企业社会责任的投入都很高。如果任DCS或CSR投入低，尺寸Qn输出将正常工作。 RST输入有优先权
在DCS与CSR的控制，并强制输出低电平。如果DCS控制功能是不希望的，那么
CSR的输入可以被硬连接至地面，在这种情况下，用于DCS系统的建立时间要求的将是一样的
其他的三维数据输入。封装选项包括96球LFBGA （ MO- 205CC ） 。
奇偶校验和待机功能真值表
输入
RST
H
H
H
H
H
H
H
H
L
DCS
L
L
L
L
H
H
H
X
企业社会责任
X
X
X
X
L
L
H
X
CK
↑
↑
↑
↑
↑
↑
↑
L或H
CK
↓
↓
↓
↓
↓
↓
↓
L或H
X或
漂浮的
投入的总和= H
(D1 - D25)
连
ODD
连
ODD
连
ODD
X
X
X或浮动
Par_In
L
L
H
H
L
H
X
X
X或
漂浮的
输出
PPO
L
H
H
L
L
H
PPO
0
PPO
0
L
QERR
H
L
L
H
H
L
QERR
0
QERR
0
H
X或
X或
X或
浮浮浮
1. CO = 0和CI = 0时，数据输入是D2，D3 ，D5，D6 ，D8 - D25 。
CO = 0和CI = 1时，数据输入是D2，D3 ，D5，D6 ，D8 - D14
CO = 1和CI = 1，数据输入是D1 - D6 ， D8 - D10 ， D12 ， D13
2. PAR_IN到达其所适用时CO = 0上的数据后的一个时钟周期。
3. PAR_IN到达数据后两个时钟周期其所适用时， CO = 1 。
4.假设QERR高的CK ↑和↓ CK交叉。如果QERR低它保持锁定低两
时钟周期，直到RST为低。
1240—07/17/06
3
QQ：2881677436 复制
