集成
电路
系统公司
ICS9DB202
PCI ê
XPRESS
J
伊特尔
A
TTENUATOR
特点
两个0.7V电流模式差分HCSL输出对
1差分时钟输入
CLK和NCLK支持以下输入类型：
LVPECL ， LVDS ， LVHSTL ， SSTL ， HCSL
最大输出频率： 140MHz的
输出偏斜： 110ps （最大）
周期到周期抖动： 110ps （最大）
RMS相位抖动@ 100MHz的， （为1.5MHz - 22MHz ） ：
2.42ps （典型值）
工作电压3.3V
0 ° C至70 ° C的环境工作温度
无铅封装
可应要求提供工业级温度信息
G
ENERAL
D
ESCRIPTION
该ICS9DB202是高perfromance 1至2昼夜温差
髓鞘至HCSL抖动衰减器设计用于
HiPerClockS
中的PCI Express 系统。在某些的PCI Express
系统，如那些被发现在台式PC，该
从低生成的PCI Express 时钟
带宽，高相位噪声PLL频率合成器。在这些
系统中，抖动衰减器可能是必要的，以便
以减少高频随机抖动和确定性抖动的COM
ponents从PLL合成器和系统板。
该ICS9DB202有两个PLL带宽模式。在较低的频带 -
宽模式下，PLL的环路带宽为500kHz 。此设置OF-
FERS最佳的抖动衰减和仍然高到足以传递
三角形的输入扩频轮廓。在高带宽模式下，
该PLL带宽为1MHz ，允许PLL传递更多
扩频调制。
ICS
对于具有X10的参考乘法器代替x12.5的SERDES
乘法器，每一个的两个PCI Express 输出（ PCIEX0 ： 1）
对于125MHz的代替100MHz的通过配置可以设置
适当的频率选择引脚（ FS0 ： 1 ） 。
P
IN
A
SSIGNMENT
PLL_BW
CLK
NCLK
FS0
V
DD
GND
PCIEXT0
PCIEXC0
V
DD
nOE0
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
V
DDA
绕行
IREF
FS1
V
DD
GND
PCIEXT1
PCIEXC1
V
DD
nOE1
B
LOCK
D
IAGRAM
IREF
-
+
当前
SET
1成为HiZ
0启用
nOE0
ICS9DB202
NCLK
CLK
相
探测器
环
滤波器
0
VCO
0 ÷4
1 ÷5
1
20引脚TSSOP
6.50毫米X 4.40毫米X 0.92
包体
PCIEXT0
G封装
nPCIEXC0
顶视图
ICS9DB202
÷5
内部反馈
0
FS0
20引脚， 209- MIL SSOP
5.30毫米X 7.20毫米X 1.75毫米
体包
F封装
顶视图
PCIEXT1
nPCIEXC1
0 ÷5
1 ÷4
1
FS1
绕行
nOE1
1成为HiZ
0启用
9DB202CG
www.icst.com/products/hiperclocks.html
1
REV 。一2004年10月6日
集成
电路
系统公司
ICS9DB202
PCI ê
XPRESS
J
伊特尔
A
TTENUATOR
TYPE
输入
输入
输入
输入
上拉
描述
选择PLL带宽投入。 LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5, 9, 12, 16
6, 15
7, 8
10, 11
13, 14
17
18
19
20
名字
PLL_BW
CLK
NCLK
FS0
V
DD
GND
PCIEXT0,
PCIEXC0
nOE0 ， nOE1
PCIEXC1,
PCIEXT1
FS1
IREF
绕行
V
DDA
下拉非INVER婷差分时钟输入。
上拉/
INVER婷差分时钟输入。 V
DD
/ 2时默认悬空。
下拉
拉频率选择引脚。 LVCMOS / LVTTL接口电平。
核心供电引脚。
电源接地。
差分输出对。 HCSL接口电平。
下拉
输出使能。高电平时，强制输出为HiZ状态。
当低，使输出。 LVCMOS / LVTTL接口电平。
差分输出对。 HCSL接口电平。
下拉频率选择引脚。 LVCMOS / LVTTL接口电平。
固定精密电阻（ 475
）从这个引脚到地提供了
用于差分电流模式PCIEX时钟输出的基准电流。
旁路引脚。当HIGH 。旁路模式，低时， PLL模式。
下拉
LVCMOS / LVTTL接口电平。
模拟电源引脚。要求24
串联电阻。
动力
动力
产量
输入
产量
输入
输入
动力
动力
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
K
K
T
ABLE
3A 。
作者ATIO
O
安输出
F
Characteristic低频
I
NPUT
F
Characteristic低频
F
油膏
T
ABLE
， FS0
输入
FS0
0
1
输出
PCIEX0
5/4
1
TO
T
ABLE
3B 。
作者ATIO
O
安输出
F
Characteristic低频
I
NPUT
F
Characteristic低频
F
油膏
T
ABLE
， FS1
输入
FS1
0
1
输出
PCIEX1
1
5/4
TO
T
ABLE
3C 。 BYPASS牛逼
ABLE
输入
绕行
0
1
模式
PLL模式
旁路模式
（输出=输入）
T
ABLE
3D 。
安输出
E
NABLE
F
油膏
T
ABLE
,
N
OE0
输入
nOE0
0
1
输出
PCIEX0
启用
成为HiZ
T
ABLE
3E 。
安输出
E
NABLE
F
油膏
T
ABLE
,
N
OE1
输入
nOE1
0
1
输出
PCIEX1
启用
成为HiZ
T
ABLE
3F 。 PLL B
ANDWIDTH
T
ABLE
输入
PLL_BW
0
1
带宽
500kHz
1MHz
9DB202CG
www.icst.com/products/hiperclocks.html
2
REV 。一2004年10月6日
集成
电路
系统公司
ICS9DB202
PCI ê
XPRESS
J
伊特尔
A
TTENUATOR
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DD
+ 0.5V
73.2 ℃/ W（ 0 LFPM ）
80.8 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
20引脚TSSOP
20引脚SSOP
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
= 0°C
TO
70 ° C， RREF = 475Ω
符号
V
DD
V
DDA
I
DD
I
DDA
参数
核心供电电压
模拟电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
典型
3.3
3.3
最大
3.465
3.465
112
22
单位
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
IH
V
IL
I
IH
参数
输入高电压
输入低电压
输入高电流
BYPASS ，
nOE0 ， nOE1 ， FS1
FS0 ， PLL_BW
BYPASS ，
nOE0 ， nOE1 ， FS1
FS0 ， PLL_BW
V
DD
= V
IN
= 3.465V
-5
-150
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
5
V
DD
= 3.465V, V
IN
= 0V
A
单位
mV
mV
A
I
IL
输入低电平电流
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
= 0°C
TO
70 ° C， RREF = 475Ω
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
CLK ， NCLK
CLK ， NCLK
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
0.15
最低
典型
最大
15 0
15 0
1.3
V
DD
- 0.85
单位
A
A
V
V
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
GND + 0.5
V
CMR
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为CLK ， NCLK为V
DD
+ 0.3V.
9DB202CG
www.icst.com/products/hiperclocks.html
3
REV 。一2004年10月6日
集成
电路
系统公司
ICS9DB202
PCI ê
XPRESS
J
伊特尔
A
TTENUATOR
测试条件
最低
12
680
65
-10
250
10
550
典型
14
最大
16
单位
mA
V
V
A
mV
T
ABLE
4D 。 HCSL DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
= 0°C
TO
70 ° C， RREF = 475Ω
符号
I
OH
V
OH
V
OL
I
OZ
V
OX
参数
输出电流
输出高电压
输出低电压
高阻抗漏电流
输出电压交叉
T
ABLE
5. AC - C
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
= 0°C
TO
70 ° C， RREF = 475Ω
符号
f
最大
参数
输出频率
输出偏斜;注： 1 ， 2
周期到周期抖动
RMS相位抖动
（随机） ;注3
输出上升/下降时间
@输出不同频率
@输出相同频率
积分范围： 1.5MHz的 - 22MHz
20 ％至80％
300
2.42
1100
52
50
测试条件
最低
典型
最大
140
110
110
50
单位
兆赫
ps
ps
ps
ps
ps
%
t
SK （ O）
t
JIT （ CC ）
t
JIT （ φ ）
t
R
/ t
F
O DC
输出占空比
48
注1 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注2 ：此参数定义符合JEDEC标准65 。
注3 ：请参考相位噪声曲线下面这一节。
9DB202CG
www.icst.com/products/hiperclocks.html
4
REV 。一2004年10月6日
集成
电路
系统公司
ICS9DB202
PCI ê
XPRESS
J
伊特尔
A
TTENUATOR
T
YPICAL
P
HASE
N
OISE AT
100MH
Z
0
-10
-20
-30
-40
-50
-60
的PCI Express 过滤器
100MHz
RMS相位抖动（随机）
为1.5MHz到22MHz = 2.42ps （典型值）
N
OISE
P
OWER
dBc的
Hz
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
-190
1k
10k
100k
1M
10M
100M
原始相位噪声数据
使用低相位说明相位噪声图拍摄
噪声信号发生器，该信号发生器的本底噪声是
比被测设备的更小。
采用这种结构，能够一眼就看到的真实频谱纯度
PLL的或在被测装置的相位噪声性能。
相位噪声加入结果
的PCI Express 过滤原始数据
O
FFSET
F
Characteristic低频
(H
Z
)
由于PLL的跟踪能力，它将跟踪输入信号
至其环路带宽。因此，如果输入的相位噪声是
大于PLL的，它会增加输出相
该装置的噪声性能。它建议
输入的相位噪声性能，从而证实
实现上述的相位噪声性能。
www.icst.com/products/hiperclocks.html
5
9DB202CG
REV 。一2004年10月6日
PCI EXPRESS抖动衰减器
ICS9DB202
G
ENERAL
D
ESCRIPTION
该ICS9DB202是高perfromance 1至2
差分至HCSL抖动衰减器设计
HiPerClockS
中的PCI Express 系统使用。在某些PCI
明示系统，如那些在桌面发现
主机，从产生在PCI Express 时钟
低带宽，高相位噪声PLL频率合成器。
在这些系统中，抖动衰减器可能是必要的
为了减少高频随机和确定性
来自PLL合成器，并从系统抖动分量
板。该ICS9DB202有两个PLL带宽模式。低
带宽模式下，PLL的环路带宽为500kHz 。此设置
提供最佳的抖动衰减和仍然高到足以传递
三角形的输入扩频轮廓。在高带宽
模式下，PLL的带宽是在1MHz和允许PLL
通过更多的扩频调制。
F
EATURES
两个0.7V电流模式差分HCSL输出对
一个差分时钟输入
CLK和NCLK支持以下输入类型：
LVPECL ， LVDS ， LVHSTL ， SSTL ， HCSL
最大输出频率： 140MHz的
输入频率范围： 90MHz的 - 140MHz的
VCO范围：在450MHz - 700MHz的
输出偏斜： 110ps （最大）
周期到周期抖动： 110ps （最大）
RMS相位抖动@ 100MHz的， （为1.5MHz - 22MHz ） ：
2.42ps （典型值）
工作电压3.3V
0 ° C至70 ° C的环境工作温度
可在标准和无铅符合RoHS标准
套餐
可应要求提供工业级温度信息
IC
S
对于具有X10的参考乘法器代替x12.5的SERDES
乘法器，每一个的两个PCI Express 输出（ PCIEX0 ： 1）
对于125MHz的代替100MHz的通过配置可以设置
适当的频率选择引脚（ FS0 ： 1 ） 。
B
LOCK
D
IAGRAM
IREF
-
+
当前
SET
1成为HiZ
0启用
P
IN
A
SSIGNMENT
PLL_BW
CLK
NCLK
FS0
V
DD
GND
PCIEXT0
PCIEXC0
V
DD
nOE0
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
V
DDA
绕行
IREF
FS1
V
DD
GND
PCIEXT1
PCIEXC1
V
DD
nOE1
nOE0
NCLK
CLK
相
探测器
环
滤波器
0
VCO
0 ÷4
1 ÷5
PCIEXT0
nPCIEXC0
1
ICS9DB202
20引脚TSSOP
6.50毫米X 4.40毫米X 0.92
包体
G封装
顶视图
÷5
内部反馈
FS0
0
0 ÷5
1 ÷4
PCIEXT1
nPCIEXC1
ICS9DB202
20引脚， 209- MIL SSOP
5.30毫米X 7.20毫米X 1.75毫米
体包
F封装
顶视图
1
FS1
绕行
nOE1
1成为HiZ
0启用
IDT
/ ICS
PCI EXPRESS抖动衰减器
1
ICS9DB202CG REV B 2006年7月14日
ICS9DB202
PCI EXPRESS抖动衰减器
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5, 9, 12, 16
6, 15
7, 8
10, 11
13, 14
17
18
19
20
名字
PLL_BW
CLK
NCLK
FS0
V
DD
GND
PCIEXT0,
PCIEXC0
nOE0 ， nOE1
PCIEXC1,
PCIEXT1
FS1
IREF
绕行
V
DDA
输入
输入
输入
输入
动力
动力
产量
输入
产量
输入
输入
动力
动力
下拉
TYPE
上拉
描述
选择PLL带宽投入。 LVCMOS / LVTTL接口电平。
下拉非INVER婷差分时钟输入。
上拉/
INVER婷差分时钟输入。 V
DD
/ 2时默认悬空。
下拉
拉频率选择引脚。 LVCMOS / LVTTL接口电平。
核心供电引脚。
电源接地。
差分输出对。 HCSL接口电平。
输出使能。高电平时，强制输出为HiZ状态。
当低，使输出。 LVCMOS / LVTTL接口电平。
差分输出对。 HCSL接口电平。
下拉频率选择引脚。 LVCMOS / LVTTL接口电平。
固定精密电阻（ 475
）从这个引脚到地提供了
用于差分电流模式PCIEX时钟输出的基准电流。
旁路引脚。当HIGH 。旁路模式，低时， PLL模式。
下拉
LVCMOS / LVTTL接口电平。
模拟电源引脚。要求24
串联电阻。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
k
k
T
ABLE
3A 。
作者ATIO
O
安输出
F
Characteristic低频TO
I
NPUT
F
Characteristic低频
F
油膏
T
ABLE
， FS0
输入
FS0
0
1
输出
PCIEX0
5/4
1
T
ABLE
3B 。
作者ATIO
O
安输出
F
Characteristic低频TO
I
NPUT
F
Characteristic低频
F
油膏
T
ABLE
， FS1
输入
FS1
0
1
输出
PCIEX1
1
5/4
T
ABLE
3C 。 BYPASS牛逼
ABLE
输入
绕行
0
1
模式
PLL模式
旁路模式
（输出=输入）
T
ABLE
3D 。
安输出
E
NABLE
F
油膏
T
ABLE
,
N
OE0
输入
nOE0
0
1
输出
PCIEX0
启用
成为HiZ
T
ABLE
3E 。
安输出
E
NABLE
F
油膏
T
ABLE
,
N
OE1
输入
nOE1
0
1
输出
PCIEX1
启用
成为HiZ
T
ABLE
3F 。 PLL B
ANDWIDTH
T
ABLE
输入
PLL_BW
0
1
带宽
500kHz
1MHz
IDT
/ ICS
PCI EXPRESS抖动衰减器
2
ICS9DB202CG REV B 2006年7月14日
ICS9DB202
PCI EXPRESS抖动衰减器
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DD
+ 0.5V
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。 OP-功能
产品的关合作在这些条件下或超出任何条件
在这些上市
DC特性
or
AC特性
不
暗示。暴露在绝对最大额定值条件为前
往往还会影响产品的可靠性。
封装的热阻抗，
θ
JA
20引脚TSSOP
73.2 ℃/ W（ 0 LFPM ）
20引脚SSOP
80.8 ℃/ W（ 0 LFPM ）
贮藏温度，T
英镑
-65 ℃150 ℃的
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
= 0°C
TO
70 ° C， RREF = 475Ω
符号
V
DD
V
DDA
I
DD
I
DDA
参数
核心供电电压
模拟电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
典型
3. 3
3. 3
最大
3.465
3.465
112
22
单位
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
IH
V
IL
I
IH
参数
输入高电压
输入低电压
输入高电流
BYPASS ，
nOE0 ， nOE1 ， FS1
FS0 ， PLL_BW
BYPASS ，
nOE0 ， nOE1 ， FS1
FS0 ， PLL_BW
V
DD
= V
IN
= 3.465V
-5
-150
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
5
V
DD
= 3.465V, V
IN
= 0V
A
单位
mV
mV
A
I
IL
输入低电平电流
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
= 0°C
TO
70 ° C， RREF = 475Ω
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
CLK ， NCLK
CLK ， NCLK
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
0.15
最低
典型
最大
15 0
150
1.3
V
DD
- 0.85
单位
A
A
V
V
峰 - 峰值输入电压
V
CMR
共模输入电压;注： 1 ， 2
GND + 0.5
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为CLK ， NCLK为V
DD
+ 0.3V.
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T
ABLE
4D 。 HCSL DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
= 0°C
TO
70 ° C， RREF = 475Ω
符号
I
OH
V
OH
V
OL
I
OZ
V
OX
参数
输出电流
输出高电压
输出低电压
高阻抗漏电流
输出电压交叉
-10
250
测试条件
最低
12
610
典型
14
最大
16
780
65
10
550
单位
mA
mV
mV
A
mV
T
ABLE
5. AC - C
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
= 0°C
TO
70 ° C， RREF = 475Ω
符号
f
最大
参数
输出频率
输出偏斜;注： 1 ， 2
周期到周期抖动
RMS相位抖动
（随机） ;注3
输出上升/下降时间
@输出不同频率
@输出相同频率
积分范围： 1.5MHz的 - 22MHz
20 ％至80％
300
2.42
1100
52
50
测试条件
最低
典型
最大
140
110
110
50
单位
兆赫
ps
ps
ps
ps
ps
%
t
SK （ O）
t
JIT （ CC ）
t
JIT （ φ ）
t
R
/ t
F
ODC
输出占空比
48
注1 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注2 ：此参数定义符合JEDEC标准65 。
注3 ：请参考相位噪声曲线下面这一节。
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T
YPICAL
P
HASE
N
OISE AT
100MH
Z
0
-10
-20
-30
-40
-50
-60
的PCI Express 过滤器
100MHz
RMS相位抖动（随机）
为1.5MHz到22MHz = 2.42ps （典型值）
N
OISE
P
OWER
dBc的
Hz
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
-190
1k
10k
100k
1M
10M
100M
原始相位噪声数据
5
使用低相位说明相位噪声图拍摄
噪声信号发生器，该信号发生器的本底噪声是
比被测设备的更小。
采用这种结构，能够一眼就看到的真实频谱纯度
PLL的或在被测装置的相位噪声性能。
相位噪声加入结果
的PCI Express 过滤原始数据
O
FFSET
F
Characteristic低频
(H
Z
)
由于PLL的跟踪能力，它会跟踪输入信号上升
它的环路带宽。因此，如果输入的相位噪声较大
比PLL的，它会增加输出相位噪声
该装置的性能。它建议在相
输入的噪声性能，以实现所述验证
上面的相位噪声性能。
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