集成
电路
系统公司
ICS952001
初步产品预览
可编程定时控制中心为P4 处理器
推荐应用：
SIS六百五十分之六百四十五风格芯片组。
输出特点：
2 - 微分CPUCLKs对（差动电流模式）
1 - SDRAM的3.3V @
8 - PCI 3.3V @
2 - AGP @ 3.3V
2 - ZCLKs @ 3.3V
1为48MHz ， 3.3V @定。
1 - 24 / 48MHz的，由我@ 3.3V可选
2
C
（默认为24MHz ）
3- REF @ 3.3V ， 14.318MHz 。
特点/优势：
可编程输出频率，分频比，输出
上升/下降时间，输出偏斜。
可编程扩频百分比EMI控制。
看门狗定时器技术来重置系统
如果系统出现故障。
可编程看门狗安全的频率。
我支持
2
C索引读/写和块读/写
操作。
对于PC133 SDRAM系统中使用的ICS9179-06作为
内存缓冲区。
对于DDR SDRAM系统中使用的ICS93705或
ICS93722为存储器缓冲器。
使用外部14.318MHz晶振。
关键的特定连接的阳离子：
PCI - PCI输出偏斜： < 500PS
CPU - SDRAM输出偏斜： <为1ns
AGP - AGP输出偏斜： <150ps
引脚配置
VDDref
**FS0/REF0
**FS1/REF1
**FS2/REF2
GNDREF
X1
X2
GNDZ
ZCLK0
ZCLK1
VDDZ
* PCI_STOP ＃
VDDpci
**FS3/PCICLK_F0
**FS4/PCICLK_F1
PCICLK0
PCICLK1
GNDPCI
VDDpci
PCICLK2
PCICLK3
PCICLK4
PCICLK5
GNDPCI
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VddSD
SDRAM
GNDSD
CPU_STOP ＃ *
CPUCLKT_1
CPUCLKC_1
VDDcpu
GNDCPU
CPUCLKT_0
CPUCLKC_0
IREF
GNDA
VDDA
SCLK
SDATA
PD ＃ * / VTT_PWRGD
GNDAGP
AGPCLK0
AGPCLK1
VddAGP
VDDA48
48MHz
24_48MHz/MULTISEL*
GND48
48引脚300mil的SSOP和TSSOP
*这些输入有120K上拉至VDD 。
**这些输入有120K下拉至GND 。
框图
PLL2
/2
X1
X2
XTAL
OSC
PLL1
传播
SPECTRUM
48MHz
24_48MHz
ICS952001
2
REF（ 1：0 ）
的功能
B这2 B这7 B是6 B这5 B这4
FS4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
FS3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
中央处理器
（ M·H Z）
6 6 .6 7
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
8 0 .0 0
8 0 .0 0
9 5 .0 0
9 5 .0 0
6 6 .6 7
SDRA M
（ M·H Z）
6 6 .6 7
100.00
200.00
133.33
150.00
125.00
160.00
133.33
200.00
166.67
166.67
133.33
133.33
9 5 .0 0
126.67
6 6 .6 7
CLK
（ M·H Z）
6 6 .6 7
6 6 .6 7
6 6 .6 7
6 6 .6 7
6 0 .0 0
6 2 .5 0
6 6 .6 7
8 0 .0 0
6 6 .6 7
6 2 .5 0
7 1 .4 3
6 6 .6 7
6 6 .6 7
6 3 .3 3
6 3 .3 3
5 0 .0 0
AGP
（ M·H Z）
66.67
66.67
66.67
66.67
60.00
62.50
66.67
66.67
66.67
62.50
83.33
66.67
66.67
63.33
63.33
50.00
SDATA
SCLK
FS（ 4：0 ）
PD ＃
PCI_STOP ＃
CPU_STOP ＃
MULTISEL
PD ＃ / VTT_PWRGD
中央处理器
Divder
停止
2
2
CPUCLKT （1： 0）
CPUCLKC （1： 0）
控制
逻辑
ZCLK
Divder
ZCLK （1： 0）
2
PCI
Divder
停止
6
PCICLK （9 ：0）
PCICLK_F （1： 0）
CONFIG 。
注册。
2
AGP
Divder
2
AGP （1： 0）
I REF
电源组
VDDCPU = CPU
VDDPCI = PCICLK_F ， PCICLK
VDDSD = SDRAM
AVDD48 =为48MHz ， 24MHz的，固定的PLL
AVDD =模拟核心PLL
VDDAGP = AGP
VDDREF = XTAL与REF
VDDZ = ZCLK
注意：对于追加保证金的测试频率，请参阅4字节
952001修订版A 02年1月24日
集成
电路
系统公司
ICS952001
初步产品预览
概述
该
ICS952001
是使用SIS六百五分之六百四十五风格的桌面芯片组设计，双芯片的时钟解决方案。当用零所用
延迟缓冲器，如ICS9179-06为PC133或ICS93705为DDR应用它提供了所有必要的时钟
对于这样一个系统的信号。
该
ICS952001
是ICS时钟发生器和缓冲器一个全新的线叫做TCH （时序控制集线器）的一部分。 ICS是
率先推出全产品线，提供全面的可编程性和灵活性在一个时钟设备。采用
使用可编程的串行I的
2
C接口，该装置可以通过配置频率设置调节输出时钟，所述
输出分频比，选择理想的传播率，输出偏斜，输出强度，以及启用/禁用每
独立的输出时钟。 TCH还采用了ICS的看门狗定时器技术和复位功能，以提供一个安全的环境
在不稳定的系统条件。 M / N控制的可配置输出频率分辨率可达为0.1MHz增量。
引脚说明
引脚数
1, 11, 13, 19, 29,
42, 48
2
3
4
5, 8, 18, 24, 25,
32, 37, 41, 46
6
7
10, 9
12
14
15
23, 22, 21, 20, 17,
16
26
27
28, 36
30, 31
引脚名称
VDD
FS0
TYPE
PWR
IN
电源为3.3V
频率选择引脚。
14.318 MHz参考时钟。
频率选择引脚。
14.318 MHz参考时钟。
频率选择引脚。
14.318 MHz参考时钟。
接地引脚3V输出。
晶振输入，名义上14.318MHz 。
晶振输出，标称14.318MHz 。
HyperZip时钟输出。
当停止除了PCICLK_F时钟的所有PCICLKs逻辑0电平，
MODE引脚处于移动模式
频率选择引脚。
PCI时钟输出，不影响PCI_STOP ＃
频率选择引脚。
PCI时钟输出，不影响PCI_STOP ＃
PCI时钟输出。
3.3V的LVTTL输入，用于选择当前的乘法器，用于CPU输出。
时钟输出的超级I / O / USB默认为24MHz
48MHz的输出时钟
模拟电源3.3V
定义为2X PCI AGP输出。这些可能不会停止。
异步低电平有效输入引脚用于关断器件进入
低功耗状态。内部时钟被禁止和VCO和
晶都停了下来。的断电延时会不会更大
超过3毫秒。
该引脚作为一个双功能输入引脚VTT_PWRGD和PD ＃信号。
当VTT_PWRGD变高的频率选择在将被锁定
上电后的引脚为低电平有效的异步掉电
引脚。
2
数据引脚为I C电路， 5V容限
2
对I C电路可承受5V时钟引脚
描述
REF0
FS1
OUT
IN
REF1
FS2
OUT
IN
REF2
GND
X1
X2
ZCLK （1： 0）
PCI_STOP ＃
FS3
PCICLK_F0
FS4
PCICLK_F1
PCICLK （ 5:0）
MULTISEL
24_48MHz
48MHz
AVDD
AGPCLK （1： 0）
PD ＃
OUT
PWR
IN
OUT
OUT
IN
IN
OUT
IN
OUT
OUT
IN
OUT
OUT
PWR
OUT
IN
33
VTT_PWRGD
34
35
38
SDATA
SCLK
IN
I / O
IN
I REF
OUT
该引脚建立基准电流为CPUCLK的
对。该引脚需要一个固定的精密电阻连接到地
为了建立适当的电流。
"Complementary"时钟的差分对CPU输出。这些时钟
有180°的相位差的SDRAM时钟。这些漏极开路输出
需要外接1.5V的上拉。
"True"时钟的差分对CPU输出。这些时钟的相位相同
与SDRAM的时钟。这些漏极开路输出，需要一个外部上拉1.5V
了。
停止所有CPUCLKs时钟的逻辑0电平，当MODE引脚处于移动
模式
SDRAM时钟输出。
43, 39
CPUCLKC （1： 0）
OUT
44, 40
45
47
CPUCLKT （1： 0）
CPU_STOP ＃
SDRAM
OUT
IN
OUT
第三方的品牌和名称均为其各自所有者的财产。
2
集成
电路
系统公司
ICS952001
初步产品预览
串行配置命令位图
字节0-3 ：保留用于外部时钟缓冲器。
字节4 ：功能和频率选择寄存器（默认值= 0 ）
位
描述
位2位7位6位5位4
FS4 FS2 FS3
FS1
FS0
中央处理器
SDRAM
ZCLK
0
0
0
0
0
66.67
66.67
66.67
0
0
0
0
1
100.00
100.00
66.67
0
0
0
1
0
100.00
200.00
66.67
0
0
0
1
1
100.00
133.33
66.67
0
0
1
0
0
100.00
150.00
60.00
0
0
1
0
1
100.00
125.00
62.50
0
0
1
1
0
100.00
160.00
66.67
0
0
1
1
1
100.00
133.33
80.00
0
1
0
0
0
100.00
200.00
66.67
0
1
0
0
1
100.00
166.67
62.50
0
1
0
1
0
100.00
166.67
71.43
0
1
0
1
1
80.00
133.33
66.67
0
1
1
0
0
80.00
133.33
66.67
0
1
1
0
1
95.00
95.00
63.33
0
1
1
1
0
95.00
126.67
63.33
0
1
1
1
1
66.67
66.67
50.00
1
0
0
0
0
105.00
140.00
70.00
1
0
0
0
1
100.90
100.90
67.27
1
0
0
1
0
108.00
144.00
72.00
1
0
0
1
1
100.90
134.53
67.27
1
0
1
0
0
112.00
149.33
74.67
1
0
1
0
1
133.33
100.00
66.67
1
0
1
1
0
133.33
133.33
66.67
1
0
1
1
1
133.33
166.67
66.67
1
1
0
0
0
100.00
133.00
80.00
1
1
0
0
1
100.00
100.00
80.00
1
1
0
1
0
100.00
166.67
83.33
1
1
0
1
1
133.33
160.00
80.00
1
1
1
0
0
100.00
133.00
100.00
1
1
1
0
1
100.00
100.00
100.00
1
1
1
1
0
100.00
166.67
100.00
1
1
1
1
1
133.33
160.00
100.00
0 - 频率选择由硬件选择，输入锁存
1 - 频率选择位， 2 7 ： 4
0 - 正常
1 - 扩频启用
0 - 运行
1三态输出全部
AGP
66.67
66.67
66.67
66.67
60.00
62.50
66.67
66.67
66.67
62.50
83.33
66.67
66.67
63.33
63.33
50.00
70.00
67.27
72.00
67.27
74.67
66.67
66.67
66.67
66.67
66.67
62.50
66.67
66.67
66.67
62.50
66.67
PCI
33.33
33.33
33.33
33.33
30.00
31.25
33.33
33.33
33.33
31.25
41.67
33.33
33.33
31.67
31.67
25.00
35.00
33.63
36.00
33.63
37.33
33.33
33.33
33.33
33.33
33.33
31.25
33.33
33.33
33.33
31.25
33.33
传播PRECENTAGE
0至-0.5 ％向下蔓延
0至-0.5 ％向下蔓延
0至-0.5 ％向下蔓延
0至-0.5 ％向下蔓延
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
0至-0.5 ％向下蔓延
+/- 0.25 ％传播中心
0至-0.5 ％向下蔓延
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
0至-0.5 ％向下蔓延
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
PWD
第2位
位7：4
00000
Note1
第3位
第1位
位0
0
0
0
注1 ：
默认上电时，将成为被锁定的逻辑输入来定义的频率，所显示的位3 。
注意：
PWD =上电缺省
第三方的品牌和名称均为其各自所有者的财产。
5
集成
电路
系统公司
ICS952001
初步产品预览
可编程定时控制中心为P4 处理器
推荐应用：
SIS六百五十分之六百四十五风格芯片组。
输出特点：
2 - 微分CPUCLKs对（差动电流模式）
1 - SDRAM的3.3V @
8 - PCI 3.3V @
2 - AGP @ 3.3V
2 - ZCLKs @ 3.3V
1为48MHz ， 3.3V @定。
1 - 24 / 48MHz的，由我@ 3.3V可选
2
C
（默认为24MHz ）
3- REF @ 3.3V ， 14.318MHz 。
特点/优势：
可编程输出频率，分频比，输出
上升/下降时间，输出偏斜。
可编程扩频百分比EMI控制。
看门狗定时器技术来重置系统
如果系统出现故障。
可编程看门狗安全的频率。
我支持
2
C索引读/写和块读/写
操作。
对于PC133 SDRAM系统中使用的ICS9179-06作为
内存缓冲区。
对于DDR SDRAM系统中使用的ICS93705或
ICS93722为存储器缓冲器。
使用外部14.318MHz晶振。
关键的特定连接的阳离子：
PCI - PCI输出偏斜： < 500PS
CPU - SDRAM输出偏斜： <为1ns
AGP - AGP输出偏斜： <150ps
引脚配置
VDDref
**FS0/REF0
**FS1/REF1
**FS2/REF2
GNDREF
X1
X2
GNDZ
ZCLK0
ZCLK1
VDDZ
* PCI_STOP ＃
VDDpci
**FS3/PCICLK_F0
**FS4/PCICLK_F1
PCICLK0
PCICLK1
GNDPCI
VDDpci
PCICLK2
PCICLK3
PCICLK4
PCICLK5
GNDPCI
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VddSD
SDRAM
GNDSD
CPU_STOP ＃ *
CPUCLKT_1
CPUCLKC_1
VDDcpu
GNDCPU
CPUCLKT_0
CPUCLKC_0
IREF
GNDA
VDDA
SCLK
SDATA
PD ＃ * / VTT_PWRGD
GNDAGP
AGPCLK0
AGPCLK1
VddAGP
VDDA48
48MHz
24_48MHz/MULTISEL*
GND48
48引脚300mil的SSOP和TSSOP
*这些输入有120K上拉至VDD 。
**这些输入有120K下拉至GND 。
框图
PLL2
/2
X1
X2
XTAL
OSC
PLL1
传播
SPECTRUM
48MHz
24_48MHz
ICS952001
2
REF（ 1：0 ）
的功能
B这2 B这7 B是6 B这5 B这4
FS4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
FS3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
中央处理器
（ M·H Z）
6 6 .6 7
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
1 0 0 .0 0
8 0 .0 0
8 0 .0 0
9 5 .0 0
9 5 .0 0
6 6 .6 7
SDRA M
（ M·H Z）
6 6 .6 7
100.00
200.00
133.33
150.00
125.00
160.00
133.33
200.00
166.67
166.67
133.33
133.33
9 5 .0 0
126.67
6 6 .6 7
CLK
（ M·H Z）
6 6 .6 7
6 6 .6 7
6 6 .6 7
6 6 .6 7
6 0 .0 0
6 2 .5 0
6 6 .6 7
8 0 .0 0
6 6 .6 7
6 2 .5 0
7 1 .4 3
6 6 .6 7
6 6 .6 7
6 3 .3 3
6 3 .3 3
5 0 .0 0
AGP
（ M·H Z）
66.67
66.67
66.67
66.67
60.00
62.50
66.67
66.67
66.67
62.50
83.33
66.67
66.67
63.33
63.33
50.00
SDATA
SCLK
FS（ 4：0 ）
PD ＃
PCI_STOP ＃
CPU_STOP ＃
MULTISEL
PD ＃ / VTT_PWRGD
中央处理器
Divder
停止
2
2
CPUCLKT （1： 0）
CPUCLKC （1： 0）
控制
逻辑
ZCLK
Divder
ZCLK （1： 0）
2
PCI
Divder
停止
6
PCICLK （9 ：0）
PCICLK_F （1： 0）
CONFIG 。
注册。
2
AGP
Divder
2
AGP （1： 0）
I REF
电源组
VDDCPU = CPU
VDDPCI = PCICLK_F ， PCICLK
VDDSD = SDRAM
AVDD48 =为48MHz ， 24MHz的，固定的PLL
AVDD =模拟核心PLL
VDDAGP = AGP
VDDREF = XTAL与REF
VDDZ = ZCLK
注意：对于追加保证金的测试频率，请参阅4字节
952001修订版A 02年1月24日
集成
电路
系统公司
ICS952001
初步产品预览
概述
该
ICS952001
是使用SIS六百五分之六百四十五风格的桌面芯片组设计，双芯片的时钟解决方案。当用零所用
延迟缓冲器，如ICS9179-06为PC133或ICS93705为DDR应用它提供了所有必要的时钟
对于这样一个系统的信号。
该
ICS952001
是ICS时钟发生器和缓冲器一个全新的线叫做TCH （时序控制集线器）的一部分。 ICS是
率先推出全产品线，提供全面的可编程性和灵活性在一个时钟设备。采用
使用可编程的串行I的
2
C接口，该装置可以通过配置频率设置调节输出时钟，所述
输出分频比，选择理想的传播率，输出偏斜，输出强度，以及启用/禁用每
独立的输出时钟。 TCH还采用了ICS的看门狗定时器技术和复位功能，以提供一个安全的环境
在不稳定的系统条件。 M / N控制的可配置输出频率分辨率可达为0.1MHz增量。
引脚说明
引脚数
1, 11, 13, 19, 29,
42, 48
2
3
4
5, 8, 18, 24, 25,
32, 37, 41, 46
6
7
10, 9
12
14
15
23, 22, 21, 20, 17,
16
26
27
28, 36
30, 31
引脚名称
VDD
FS0
TYPE
PWR
IN
电源为3.3V
频率选择引脚。
14.318 MHz参考时钟。
频率选择引脚。
14.318 MHz参考时钟。
频率选择引脚。
14.318 MHz参考时钟。
接地引脚3V输出。
晶振输入，名义上14.318MHz 。
晶振输出，标称14.318MHz 。
HyperZip时钟输出。
当停止除了PCICLK_F时钟的所有PCICLKs逻辑0电平，
MODE引脚处于移动模式
频率选择引脚。
PCI时钟输出，不影响PCI_STOP ＃
频率选择引脚。
PCI时钟输出，不影响PCI_STOP ＃
PCI时钟输出。
3.3V的LVTTL输入，用于选择当前的乘法器，用于CPU输出。
时钟输出的超级I / O / USB默认为24MHz
48MHz的输出时钟
模拟电源3.3V
定义为2X PCI AGP输出。这些可能不会停止。
异步低电平有效输入引脚用于关断器件进入
低功耗状态。内部时钟被禁止和VCO和
晶都停了下来。的断电延时会不会更大
超过3毫秒。
该引脚作为一个双功能输入引脚VTT_PWRGD和PD ＃信号。
当VTT_PWRGD变高的频率选择在将被锁定
上电后的引脚为低电平有效的异步掉电
引脚。
2
数据引脚为I C电路， 5V容限
2
对I C电路可承受5V时钟引脚
描述
REF0
FS1
OUT
IN
REF1
FS2
OUT
IN
REF2
GND
X1
X2
ZCLK （1： 0）
PCI_STOP ＃
FS3
PCICLK_F0
FS4
PCICLK_F1
PCICLK （ 5:0）
MULTISEL
24_48MHz
48MHz
AVDD
AGPCLK （1： 0）
PD ＃
OUT
PWR
IN
OUT
OUT
IN
IN
OUT
IN
OUT
OUT
IN
OUT
OUT
PWR
OUT
IN
33
VTT_PWRGD
34
35
38
SDATA
SCLK
IN
I / O
IN
I REF
OUT
该引脚建立基准电流为CPUCLK的
对。该引脚需要一个固定的精密电阻连接到地
为了建立适当的电流。
"Complementary"时钟的差分对CPU输出。这些时钟
有180°的相位差的SDRAM时钟。这些漏极开路输出
需要外接1.5V的上拉。
"True"时钟的差分对CPU输出。这些时钟的相位相同
与SDRAM的时钟。这些漏极开路输出，需要一个外部上拉1.5V
了。
停止所有CPUCLKs时钟的逻辑0电平，当MODE引脚处于移动
模式
SDRAM时钟输出。
43, 39
CPUCLKC （1： 0）
OUT
44, 40
45
47
CPUCLKT （1： 0）
CPU_STOP ＃
SDRAM
OUT
IN
OUT
第三方的品牌和名称均为其各自所有者的财产。
2
集成
电路
系统公司
ICS952001
初步产品预览
串行配置命令位图
字节0-3 ：保留用于外部时钟缓冲器。
字节4 ：功能和频率选择寄存器（默认值= 0 ）
位
描述
位2位7位6位5位4
FS4 FS2 FS3
FS1
FS0
中央处理器
SDRAM
ZCLK
0
0
0
0
0
66.67
66.67
66.67
0
0
0
0
1
100.00
100.00
66.67
0
0
0
1
0
100.00
200.00
66.67
0
0
0
1
1
100.00
133.33
66.67
0
0
1
0
0
100.00
150.00
60.00
0
0
1
0
1
100.00
125.00
62.50
0
0
1
1
0
100.00
160.00
66.67
0
0
1
1
1
100.00
133.33
80.00
0
1
0
0
0
100.00
200.00
66.67
0
1
0
0
1
100.00
166.67
62.50
0
1
0
1
0
100.00
166.67
71.43
0
1
0
1
1
80.00
133.33
66.67
0
1
1
0
0
80.00
133.33
66.67
0
1
1
0
1
95.00
95.00
63.33
0
1
1
1
0
95.00
126.67
63.33
0
1
1
1
1
66.67
66.67
50.00
1
0
0
0
0
105.00
140.00
70.00
1
0
0
0
1
100.90
100.90
67.27
1
0
0
1
0
108.00
144.00
72.00
1
0
0
1
1
100.90
134.53
67.27
1
0
1
0
0
112.00
149.33
74.67
1
0
1
0
1
133.33
100.00
66.67
1
0
1
1
0
133.33
133.33
66.67
1
0
1
1
1
133.33
166.67
66.67
1
1
0
0
0
100.00
133.00
80.00
1
1
0
0
1
100.00
100.00
80.00
1
1
0
1
0
100.00
166.67
83.33
1
1
0
1
1
133.33
160.00
80.00
1
1
1
0
0
100.00
133.00
100.00
1
1
1
0
1
100.00
100.00
100.00
1
1
1
1
0
100.00
166.67
100.00
1
1
1
1
1
133.33
160.00
100.00
0 - 频率选择由硬件选择，输入锁存
1 - 频率选择位， 2 7 ： 4
0 - 正常
1 - 扩频启用
0 - 运行
1三态输出全部
AGP
66.67
66.67
66.67
66.67
60.00
62.50
66.67
66.67
66.67
62.50
83.33
66.67
66.67
63.33
63.33
50.00
70.00
67.27
72.00
67.27
74.67
66.67
66.67
66.67
66.67
66.67
62.50
66.67
66.67
66.67
62.50
66.67
PCI
33.33
33.33
33.33
33.33
30.00
31.25
33.33
33.33
33.33
31.25
41.67
33.33
33.33
31.67
31.67
25.00
35.00
33.63
36.00
33.63
37.33
33.33
33.33
33.33
33.33
33.33
31.25
33.33
33.33
33.33
31.25
33.33
传播PRECENTAGE
0至-0.5 ％向下蔓延
0至-0.5 ％向下蔓延
0至-0.5 ％向下蔓延
0至-0.5 ％向下蔓延
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
0至-0.5 ％向下蔓延
+/- 0.25 ％传播中心
0至-0.5 ％向下蔓延
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
0至-0.5 ％向下蔓延
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
PWD
第2位
位7：4
00000
Note1
第3位
第1位
位0
0
0
0
注1 ：
默认上电时，将成为被锁定的逻辑输入来定义的频率，所显示的位3 。
注意：
PWD =上电缺省
第三方的品牌和名称均为其各自所有者的财产。
5
QQ：2880707522 复制
