集成
电路
系统公司
ICS9341
133MHz的时钟发生器和缓冲器集成为PowerPC
概述
该
ICS9341
生成所需的高速时钟的所有
的PowerPC RISC微处理器系统。在生成的时钟
相位与外部参考频率。
扩频可以通过驱动SS_EN销被启用
活跃的。扩频通常由8分贝降低系统的EMI
至10dB 。这简化了EMI认证，而不诉诸
电路板设计迭代或昂贵的屏蔽。该
ICS9341
采用专有的闭环设计，紧密
控制散布在处理的比例和
的温度变化。
特点
生成下面的系统时钟：
- 4 - CPUA （ 3.3V ，高达133MHz的）
- 4 - CPUB （ 3.3V ，高达133MHz的）
- 8 - PCI （ 3.3V ， 33.3MHz ）
- 1 -OUT （ 3.3V ， 64MHz的）
- 1 -OUT / 2 （ 3.3V ， OUT / 2MHz的）
- 2 -REF （ 3.3V ， 14.318MHz ）
高达133MHz的频率支持。
停止的时钟电源管理
扩频电磁干扰控制
± 0.25 ％传播中心
歪斜的特点：
- CPU - CPU ： <350ps
- CPU - PCI ： <500ps
- PCI - PCI ： <500ps
框图
X1
X2
OSC
/4
2
4
REF （0： 1）
CPUCLKA （ 1:4）
/2
PLL
传播
SPECTRUM
C
o
n
t
r
o
l
引脚配置
GNDREF
X1
X2
VDDpci
PCICLK1
PCICLK2
PCICLK3
PCICLK4
GNDPCI
GNDCPUB
CPUB1
CPUB2
CPUB3
CPUB4
VDDCPUB
VDDpci
PCICLK5
PCICLK6
PCICLK7
PCICLK8
FS0
FS1
*OUT_SEL0
GNDPCI
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF1
REF0
VDDref
CPUA1
CPUA2
SS_EN
GNDCPUA
OUT_SEL1*
PD ＃
VDDCPUA
CPUA3
CPUA4
CPUB_STOP ＃ **
VDDD
VDDOUT
OUT
OUT/2
GNDOUT
GNDA
GNDD
N / C
N / C
* PCI_STOP ＃
VDDA
停止
4
CPUCLKB （ 1:4）
CPUB_STOP ＃
OUT_SEL （0： 1）
PCI_STOP ＃
SS_EN
/3
PLL2
/6
/5
/2
PD ＃
OUT/2
/4
/5
/6
/8
停止
8
PCICLK （ 1：8）
电源组：
VDDREF ， GNDREF = REF时， X1，X2
GNDPCI ， VDDPCI = PCICLK
VDD66 ， GND66 = 3V66
VDD48 ， GND48 = 48MHz的
VDDCOR ， GNDCOR = PLL内核
VDDLCPU / 2 ， GNDLCPU / 2 = CPU / 2
VDDLIOAPIC ， GNDIOAPIC = IOAPIC
48引脚SSOP
的120K *内部上拉电阻到3.3V的
显示输入
**的120K内部下拉电阻到GND
上指示输入。
9341修订版A 99年10月12日
ICS保留随时修改中确定的设备数据的权利
本出版物，恕不另行通知。 ICS建议其客户
获取所有设备数据的最新版本，以确认任何
信息正在依靠由客户是最新和准确。
ICS9341
OUT
ICS9341
引脚说明
引脚数
1
2
3
4, 16
5, 6, 7, 8, 17, 18,
19, 20
9, 24
10
11, 12, 13, 14
15
21, 22
23, 41
24
25
26
27, 28
29
30
31
32
33
34
35
36
45, 44, 38, 37
39
40
42
43
46
47, 48
引脚名称
GND REF
X1
X2
VDD PCI
PCICLK （ 1：8）
GND PCI
GND CPU B
CPUB （ 1:4）
VDD CPU B
FS（ 0：1 ）
*○ UT_SEL （ 0 ： 1 ）
GND PCI
VDD的
* PCI_STOP ＃
N / C
GND
GND之间的
GND OUT
OUT/2
OUT
VDD OUT
VDD
CPUB_STOP ＃ **
CPUA （ 1:4）
VDD CPU A
PD ＃
GND CPU A
SS_EN
VDD REF
REF
TYPE
PWR
IN
UT
PWR
UT
PWR
PWR
UT
PWR
IN
IN
PWR
PWR
IN
-
PWR
PWR
PWR
UT
UT
PWR
PWR
IN
UT
PWR
IN
PWR
IN
PWR
UT
ESCRIPTION
接地引脚REF时钟。
XTAL_IN 14.318M赫兹晶振输入。
XTAL_OUT晶振输出。
3.3Volts电源引脚PCICLKs 。
PCI时钟输出电压为3.3V 。同步于CPU的时钟。
接地引脚PCI时钟。
接地引脚CPUB时钟。
CPUCLK输出高达133.3M赫兹。
POW ER引脚为CPU的银行B CLK秒。 3.3V 。
逻辑 - 输入频率选择。
这些控制将O UT和O的UT / 2引脚的输出功能。
请参考表的详细信息。
GND引脚PCICLK秒。
POW ER的模拟输出。
此低电平输入停止PCI时钟。
没有连接
Digitial地
模拟地
地为输出管脚。
一半将O UT频率。依赖于OUT_SEL 。参考表
了解详细信息。
该输出频率取决于欧T_SEL 。请参考表
详细信息。
POW ER的OUT引脚3.3V 。
POW ER的digitial输出。
此低电平输入停止CPUB时钟的逻辑"0"水平
当输入低电平。
CPUCLK输出高达133.3M赫兹。
POW ER引脚的CPU组A脉冲CLKs 。 3.3V 。
这种异步输入功率下的芯片时，驱动器
活性（低） 。内部的PLL被禁用，所有的输出时钟
保持为低状态。
接地引脚CPUB时钟。
扩频开启时，通过驱动此输入高转身
关闭驱动低。
POW ER引脚REF时钟。
14.318M Hz的参考时钟输出电压为3.3V 。
2
ICS9341
PD ＃时序图
掉电选项用于将部分进入一个非常低的状态，而不电源关闭的部分。 PD ＃是
异步低电平输入。这个信号所需要的时钟掉电之前，要同步的内部到器件
合成器。
内部时钟没有运行后，该设备被置于断电。当PD ＃是低电平有效的所有时钟需要被驱动到
低价值和之前关闭压控振荡器和晶体举行。上电延时必须是小于3毫秒。掉电
等待时间应该是尽可能地短，但符合以下所示的顺序要求。在REF和48MHz的时钟
预计将在低状态，尽快停止。由于内部逻辑电路的状态下，停止和保持
在低状态与REF时钟输出，可能需要一个以上的时钟周期来完成。
注意事项：
1.所有定时是参照内部CPUCLK （定义为ICS9341设备的内侧）。
2.如图所示，输出停止低的下一个下降沿后PD ＃变低。
3. PD ＃是一个异步输入和亚稳条件可能存在。这个信号这部分内是同步的。
4.对VCO和水晶信号的阴影部分表示一个有效时钟。
图5.相对于133MHz的显示。当CPU为100MHz类似的操作。
4
ICS9341
CPU_STOP ＃时序图
CPU_STOP ＃是一个异步输入到时钟合成器。它是用来关闭CPU和3V66时钟为低功耗
操作。 CPU_STOP ＃被异步置位由外部时钟控制逻辑与的自由运行的PCI上升沿
时钟（因而CPU时钟） ，并且必须在内部同步到外部输出。所有其它时钟会继续运行
而CPU的时钟被禁止。在CPU时钟必须始终停在低状态，并开始以这样的方式来
保证高的脉冲宽度是一个完整的脉冲。
注意事项：
1.所有定时是参照内部CPUCLK 。
2.内部标签装置的芯片内部，只是一个参考。这实际上可能不是这样，该控制设计。
3. PD ＃和PCI_STOP ＃显示在一个高的状态。
PCI_STOP ＃时序图
PCI_STOP ＃是一个输入到时钟合成器。它被用于关闭在PCI时钟为低功耗操作。 PCI时钟
需要被停止的状态为低，并开始以使得一个完整的高脉冲宽度得到了保证。
只有一个上升沿
PCICLK_F允许
之后，时钟控制逻辑转换为PCI输出成为启用/禁用。
注意事项：
1.所有时序参考CPUCLK 。
2.内部装置的芯片内。
3.所有其他时钟继续运行不受干扰。
4. PD ＃和CPU_STOP ＃显示在一个高的状态。
5
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